JPH06224781A - 並−直列変換器 - Google Patents

並−直列変換器

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JPH06224781A
JPH06224781A JP5200351A JP20035193A JPH06224781A JP H06224781 A JPH06224781 A JP H06224781A JP 5200351 A JP5200351 A JP 5200351A JP 20035193 A JP20035193 A JP 20035193A JP H06224781 A JPH06224781 A JP H06224781A
Authority
JP
Japan
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parallel
signal
phase
clock signal
clock
Prior art date
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Withdrawn
Application number
JP5200351A
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English (en)
Inventor
Jacques Majos
マジョー ジャック
Alain Chemarin
シュマラン アラン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CENTRE NAT ETD TELECOMM
Orange SA
France Telecom R&D SA
Original Assignee
CENTRE NAT ETD TELECOMM
France Telecom SA
Centre National dEtudes des Telecommunications CNET
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CENTRE NAT ETD TELECOMM, France Telecom SA, Centre National dEtudes des Telecommunications CNET filed Critical CENTRE NAT ETD TELECOMM
Publication of JPH06224781A publication Critical patent/JPH06224781A/ja
Withdrawn legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M9/00—Parallel/series conversion or vice versa
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/26—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being duration, interval, position, frequency, or sequence

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  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

(57)【要約】 【目的】 並−直列変換器は標準的に、並−並列レジス
タ（３）と並−直列レジスタ（４）を含む。先行技術に
よると、並−直列レジスタ（４）のローディングが第１
のクロック信号とは独立した第２のクロック信号（ＬＯ
ＡＤ）でタイミングされるのに対し、第１のクロック信
号は並−並列レジスタ（３）の出力での入並列データ
（ＤＥ）のワードをタイミングする。本発明はこれらの
タイミングのずれによるデータ喪失を防止する。 【構成】 局所タイムベースは、これらの信号間に時間
依存性が存在するように位相的にほぼ反対の２つのクロ
ック信号と第２のローディングクロック信号（ＬＯＡ
Ｄ）を同時に生成する。位相解析回路（５）は、入デー
タワードと第１のクロック信号（ＨM ）の間の位相ずれ
に応じて反対の位相の前記２つのクロック信号のうちの
１つを選択するための制御信号（ＣＭ）を設定する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、局所クロック信号との
関係において位相ずれしたデータ信号を直列化すること
を可能にする並−直列変換器に関する。
【０００２】
【従来の技術】標準的には、並−直列変換器は処理装置
から入並列データを１本の母線内で受理し、これらの並
列データを伝送媒体内に直列化された形で複製する。
【０００３】このような変換器は少なくとも１つの並−
並列レジスタと並−直列レジスタを含んでいる。
【０００４】論理フリップフロップをベースとして構成
されたこれら２つのレジスタは、変換器内でカスケード
式に配置されている。並−並列レジスタは、入並列デー
タを受理し、これを第１のクロック信号のリズムで、並
−直列レジスタの入力に適用された出力母線の中に伝送
する。並−直列レジスタは、これらの伝送データにより
第２のクロック信号のリズムでローディングされ、これ
らの伝送データは次に直列化されて伝送媒体内に伝送さ
れる。
【０００５】先行技術に従うと、同じ周波数をもつ第１
及び第２のクロック信号は、その位相に関して互いに独
立している。実際、従来の実施態様によると、変換器の
タイムベースは第１のクロック信号とは独立した第２の
クロック信号を供給するのに対して、並−並列レジスタ
の出力でデータの転送をタイミングする第１のクロック
信号を生成するための整相器が変換器内に具備されてい
る。この整相器は、入並列データの位相の関数である位
相を伴う第１のクロック信号を生成する目的で使用され
る。２つのレジスタは、基本的に論理フリップフロップ
を伴って製作されていることから、その作動はクロック
信号の論理遷移時点（上昇縁又は下降縁）によって左右
される。従って、当然のことながら、特に高い流量にお
いて、並−並列レジスタの出力での入並列データの転送
時点は、並−直列レジスタ内の並−並列レジスタの出力
でのこれらのデータのローディング時点と一致する。こ
の特定のケースにおいて、並−並列レジスタのローディ
ングは、並−直列レジスタ内のデータのローディングに
関するサンプリング時点が、並−並列レジスタの出力で
データが安定していない時間と一致していないことか
ら、データの喪失をひき起こす可能性がある。
【０００６】
【発明が解決しようとする課題】本発明は、並−並列レ
ジスタと並−直列レジスタのタイミングクロック信号が
依存し合っているような並−直列変換器を提供すること
によって前述の欠点を補正することを目的としている。
【０００７】
【課題を解決するための手段】この目的のため、本発明
に基づくと、伝送媒体内で第１の周波数で伝送される直
列化されたビットの形に変換するため各々Ｍ個の並列ビ
ットをもつ入データワードをデジタル処理装置から受理
する並−直列変換器は、タイムベース、並−並列レジス
タ、及び並−直列レジスタ、を含み、このタイムベース
は、前記第１の周波数のクロック信号を受理し、並−直
列レジスタにおいて並−並列レジスタの出力端に予め転
送された並列ビットデータワードのローディングをタイ
ミングするための第１の周波数のＭ分の１である第２の
周波数のローディングクロック信号、及び前記デジタル
処理装置に対しその同期化のために伝送される前記第２
の周波数の第１のクロック信号を生成し、前記タイムベ
ースがさらに、互いに本質的に反対の位相の前記第２の
周波数の２つの第２のクロック信号を設定すること、及
びさらに、前記並−並列レジスタの出力へのデータワー
ドの転送をタイミングする選択されたクロック信号の形
に、前記データワード及び第１のクロック信号がそれぞ
れほぼ同相か又は反対の相かに応じて２つの第２のクロ
ック信号のうちの一方を選択するべく前記第１のクロッ
ク信号の位相との関係において前記並列ビットの入デー
タワードの位相を解析するための位相解析手段が含まれ
ていること、を特徴とする。
【０００８】好ましい一実施態様によると、この位相解
析手段には、カスケード式に接続され、それぞれ複数の
遅延信号の形へと前記入データワード内のＭ個の並列ビ
ットに関するＭ個のビット信号のうちの予め定められた
１つを遅延させる目的で、予め定められた位相解析時間
がその和によって決定されることになる複数の遅延を課
し、しかもその解析時間が第２の周波数の前記クロック
信号の半周期よりも小さい、複数の遅延手段、それぞれ
複数のサンプリング信号を生成するべく前記遅延信号と
前記予め定められたビットの信号の予め定められた論理
的遷移に応えて、前記第１のクロック信号をサンプリン
グするための複数のサンプリング手段、及び前記複数の
サンプリング信号のうちの２つに応じて、それぞれ前記
第２のクロック信号を選択する論理状態をもつ制御信号
を生成するための論理手段が含まれている。
【０００９】なお、特に変換器の作動の初期設定に影響
を及ぼす効果をもつ入データ内のジッタを補正するた
め、位相解析手段にはさらに、前記並−直列変換器の初
期作動手順の際に、前記２つのクロック信号のうちの一
方を選択する一定の与えられた状態にセットされた信号
の形に制御信号をセットするための手段、が含まれ、予
め定められたビットの信号は、前記初期手順の際に、最
大位相ジッタよりも小さい入データワード内の任意の位
相ジッタとは独立してセットされた制御信号を最終的安
定状態で初期設定するための制御信号初期設定手段を通
して受理される。好ましくは、最大位相ジッタは、第２
の周波数での前記クロック信号の半周期と前記位相解析
時間との差にほぼ等しい。
【００１０】本発明のその他の特徴及び利点は、相応す
る添付図面を参照しながら好ましい２つの実施例につい
ての以下の記述を読むことによりさらに明白になること
だろう。
【００１１】
【実施例】図１を参照すると、先行技術に基づく並−直
列変換器は、Ｍ本のケーブルを伴う入力母線ＢＳ0 内で
遠隔デジタル処理装置ＥＱから、各々Ｍ個の並列ビット
をもつワードの形をしたデータＤＥを受理し、出力で伝
送媒体ＳＴ内に直列化された形でこれらのデータを生成
する。既知の変換器は標準的に、タイムベース１、再整
相装置２、並−並列レジスタ３及び並−直列レジスタ４
を含んでいる。
【００１２】タイムベース１は、第１の周波数Ｆの直列
処理クロック信号Ｈを受理し、ローディング信号ＬＯＡ
Ｄ及び第２の周波数Ｆ／Ｍ（Ｍは並−直列変換器の入力
母線ＢＳ0 のケーブルの本数を表わす）の並列処理クロ
ック信号ＨM を生成する。信号Ｈ及びＬＯＡＤは、並列
／直列レジスタ４のそれぞれの２つの入力に適用され
る。クロック信号ＨM は、再整相装置２の入力に適用さ
れ、基準クロック信号として遠隔処理装置ＥＱに伝送さ
れる。この基準クロック信号ＨM を考慮に入れると、遠
隔処理装置は、１つの周波数（Ｆ／Ｍ）ならびに母線Ｂ
Ｓ0 内でＭ個の並列ビットを伴うデータＤＥのワードを
この周波数で伝送するための１つの基準位相を利用する
ことができる。なおここで整数Ｍは標準的に８に等し
い。受理したデータワード及びクロック信号ＨM に応じ
て、装置２はデータ信号を正しくサンプリングするべく
補正されたクロック信号ＨＣを生成する。この信号ＨＣ
は、変換器から遠隔処理装置ＥＱまでの離隔距離により
左右されかつ並列処理局所クロック信号ＨM との関係に
おける入データＤＥの位相ずれを導入するクロック信号
ＨM の位相補正の結果としてもたらされる。
【００１３】補正クロック信号ＨＣは、並−並列レジス
タ３のクロック入力に適用され、このレジスタ３は同様
に、再整相装置２のＭ本のケーブルを伴う出力母線ＢＳ
1 を通して入データＤＥワードをも受理する。レジスタ
３内では、データＤＥワードは、Ｍ本のケーブルを伴う
出力母線ＢＳ2 を介して信号ＨＣのリズムで並−並列レ
ジスタ４のデータ入力へと伝送される。ローディング信
号ＬＯＡＤは、並−直列レジスタ４の緩衝記憶機構のＭ
個のセルの中への母線ＢＳ2 内に存在するデータワード
各々のＭ個のビットのローディングを制御する。並−直
列レジスタ４内に並列の形で記憶されたこれらのワード
ビットは次に、直列処理クロック信号Ｈの制御下で１つ
ずつ読みとられて、伝送媒体ＳＴ内に直列化された形で
伝送される。ローディング信号ＬＯＡＤは、そのパルス
の時間幅が直列処理クロック信号Ｈの周期に等しく周期
がこのクロック信号ＨのＭ回の周期に等しいような周期
的パルス信号である。
【００１４】この既知の実施態様によると、補正された
クロック信号ＨＣの上昇縁は、ローディング信号ＬＯＡ
Ｄのパルスの上昇縁との関係において「擬似無作為」的
に位置づけられることになると思われる。従って、レジ
スタ３及び４の間の転送段階に際してのデータの安定性
は保証されず、データ喪失がひき起こされる可能性があ
る。
【００１５】なお、位相ジッタが先験的に入データＤＥ
内に存在しうる。このジッタは、補正クロック信号ＨＣ
の位相の変更を誘発し、変換器の作動にとって不利なも
のである予見不可能な可変的時点におけるレジスタ３及
び４の間の転送をひき起こす。
【００１６】上述の第１の欠点は、局所タイムベース１
によって供給されるローディング信号ＬＯＡＤとは反対
に、１つの任意の時間基準との関係における補正クロッ
ク信号ＨＣの独立性の結果としてもたらされる。信号Ｈ
Ｃ及びＬＯＡＤの位相のうち一方が他方との関係におい
てスリップするという現象がかくして発生する。
【００１７】図２は、図１の変換器内に含まれる再整相
装置２の既知の一実施態様を詳細に示している。「整相
器」とも呼ばれる再整相装置２は、遷移検出及びアドレ
ス計算回路２１、サンプリング回路２２、遅延回路２３
及びＮから１のマルチプレクサ２４を含む。
【００１８】遅延回路２３は、直列接続された基本遅延
ＴｄのＮ本の遅延ライン２３1 〜２３N で構成されてい
る。タイムベース１によって生成された並列処理クロッ
ク信号ＨM は、第１の遅延ライン２３1 の入力に適用さ
れ、遅延ライン２３1 〜２３N の各々２３n は出力にお
いて（ｎ・Ｔｄ）だけ遅延されたこのクロック信号ＨM
（１≦ｎ≦Ｎ）を複製する。かくしてクロック信号ＨM
は、遅延ライン２３1〜２３N のそれぞれの出力で基本
遅延Ｔｄの倍数により、位相ずれされた複数のクロック
信号の形に遅延される。
【００１９】これらの位相ずれされたクロック信号は、
一方ではマルチプレクサ２４のＮ個の入力に、又他方で
はサンプリング回路２２のＮ個のクロック入力にそれぞ
れ適用される。
【００２０】サンプリング回路２２は、各々そのデータ
入力Ｄで、母線ＢＳ0 のＭ本のケーブルのうちの１本を
通して受理されＤＥ0 と記された入データＤＥのワード
の並列ビットのうちの１つを受理するタイプＤのＮ個の
フリップフロップ２２1 〜２２N で構成されている。フ
リップフロップ２２1 〜２２N のクロック入力にはそれ
ぞれ、遅延ライン２３1 〜２３N の出力で生成された位
相ずれしたクロック信号が適用される。フリップフロッ
プ２２1 〜２２N の出力Ｑは、遷移検出及びアドレス計
算検出回路２１のそれぞれの入力に適用される。フリッ
プフロップ２２1 〜２２N の中で、入データビットＤＥ
0 はそれぞれ、信号ＨM の上昇縁の後に生じる時点Ｔ
ｄ，（２・Ｔｄ），…（Ｎ・Ｔｄ）においてサンプリン
グされる。フリップフロップの出力Ｑは、それぞれの連
続する異なるサンプリング時点における入データビット
ＤＥ0 の論理状態「１」又は「０」を離散的な形で表わ
している。各々の遅延ライン２３1 〜２３N によって課
せられる遅延Ｔｄを適切に選択することにより、フリッ
プフロップの出力Ｑは、ビットの上昇縁又は下降縁、よ
り一般的にはデータ信号ＤＥ内の遷移の時間的位置づけ
を表示する。かくして例えば、ｉを１〜Ｎの任意の整数
指標としてフリップフロップの出力２１1 〜２１i 及び
２１i+1 〜２１N でそれぞれ生成されたレベル「１」及
び「０」は、ｉ番目の遅延ライン２３i の出力端で生成
された位相ずれしたクロック信号の上昇縁とほぼ位相が
一致した状態で、信号ＤＥ0 の下降縁、ひいては信号Ｄ
Ｅの各ビットについての論理遷移の位置づけを識別す
る。
【００２１】サンプリング回路２２内のフリップフロッ
プの出力０の状態に応じて、回路２１は、上述の例に従
ったフリップフロップ２１i の指標に相応するアドレス
ａｄｉを設定する。アドレスａｄｉは、マルチプレクサ
２４の出力で補正クロック信号ＨＣを生成する形で位相
ずれされたＮ個のクロック信号の中から遅延ライン２３
i により生成された位相ずれしたクロック信号を選択す
るべく、マルチプレクサ２４の選択入力ＥＳに適用され
る。
【００２２】図３のタイミング図は、本発明に従った並
−直列変換器の考慮されている作動に関するものであ
る。この図では、母線ＢＳ0 内の並列入データＤＥは、
Ｍ＝８の並列ビットをもつワードであるものと仮定され
ている。上述の先行技術に基づく並−直列変換器に固有
の主要な欠点は、その上昇縁が母線ＢＳ1 から母線ＢＳ
2 へのデータの転送を誘発するような位相補正されたク
ロック信号ＨＣが、並−直列レジスタ４内への母線ＢＳ
2 のデータのローディング信号ＬＯＡＤとは独立したも
のであるという点にある。本発明によると、図３の３行
目に表わされているローディング信号ＬＯＡＤ及び４行
目に示されているクロック信号ＨM ′は、同時に、変換
器内に含まれている同じ局所タイムベースによって生成
される。入データＤＥの時間−ワードの長さに等しい周
期Ｍ／Ｆのこのクロック信号ＨM ′は、ローディング信
号ＬＯＡＤの２つのパルス間にほぼ含まれる上昇縁と下
降縁を提供する。入データの位相に応じて、入データＤ
Ｅがその母線ＢＳ2 内での転送のために適正にサンプリ
ングされるように入力データＤＥの時間−ワード環境と
一致するために最も適した上昇縁を示す選択されたクロ
ック信号ＨＳの形で、クロック信号ＨM ′か或いは又
【数１】 と記されるこの信号の相補的信号が選択される。
【００２３】図４を参照すると、本発明に従った並−直
列変換器は、タイムベース１ａ、論理ＮＯＴ回路１１
ａ、２つの並−並列及び並−直列レジスタ３及び４、位
相解析回路５及び電子スイッチ６、を含んでいる。
【００２４】タイムベース１ａは、周波数Ｆを有する直
列処理クロック信号Ｈを受理し、並−直列レジスタ４の
ローディング入力に適用されるローディング信号ＬＯＡ
Ｄならびに第１及び第２の並列処理クロック信号ＨM 及
びＨM ′を生成する。第１の信号ＨM は解析回路５の入
力に適用され、又遠隔デジタル処理装置ＥＱへと伝送さ
れ、この装置が信号ＨM の周波数で、回路５の入力に接
続された母線ＢＳ0 内で各々Ｍ個の並列ビットをもつデ
ータワードを伝送するようにしている。
【００２５】後で説明する理由から信号ＨM との関係に
おいてかなり位相ずれした第２の並列処理クロック信号
ＨM ′は、それぞれ直接、及びＮＯＴ回路１１ａを介し
て、スイッチ６の２つの入力に適用される。第２の並列
処理クロック信号ＨM ′及び相補的な又は逆転した第２
の並列処理クロック信号
【数２】 はかくして、スイッチ６のそれぞれの２つの入力に適用
される。入並列データＤＥと、第１の並列処理クロック
信号ＨM の間の位相ずれに応じて、位相解析回路５は、
スイッチ６の制御入力ＥＣに適用される論理制御信号Ｃ
Ｍを生成する。実際には、スイッチ６は、２から１のマ
ルチプレクサであってよい。一定の与えられた時点にお
ける制御信号ＣＭの論理状態は、母線ＢＳ2 内で入デー
タＤＥのワードの転送をタイミングするため並−並列レ
ジスタ３のクロック入力に適用すべき選択されたクロッ
ク信号ＨＳの形で、前記２つの第２のクロック信号
ＨM ′及び
【数３】 のうちの１つを選択する。
【００２６】図３に戻ると、本発明に従った並−直列変
換器の優れた作動に必要な１つの条件は、クロック信号
Ｈの周期に等しい幅をもちしかもクロック信号ＨのＭ回
の周期毎に送り出されるローディング信号ＬＯＡＤのパ
ルスの上昇縁が、信号ＨM ′の下降縁が相補的信号
【数４】 の上昇縁に相応することを知った上で、第２の並列処理
クロック信号ＨM ′の中の連続する上昇及び下降縁に対
し顕著な形で各々後続しなくてはならないということに
ある、ということがわかる。
【００２７】本発明に従った並−直列変換器の中に含ま
れる位相解析回路５の以下で記述する実施態様において
は、整数Ｍは、８に等しいものと仮定される。かくし
て、入並列データＤＥは、母線ＢＳ0 内で８つの並列ビ
ットをもつワードの形で伝送される。従って入データＤ
Ｅの１つのワードはオクテットの形で記される（Ｄ
Ｅ0、ＤＥ1 、ＤＥ2 、ＤＥ3 、ＤＥ4 、ＤＥ5 、ＤＥ
6 、ＤＥ7 ＝ＤＥM-1 ）。
【００２８】図６を参照すると、位相解析回路５は、記
憶回路５１、サンプリング回路５２、遅延回路５３及び
制御信号生成論理回路５４を含んでいる。例えば入デー
タＤＥのワード内のビットのうちの１つつまり最低位ビ
ットＤＥ0 のみが本発明に従った変換器の解析回路５に
より予め定められたビットの信号として利用されるが、
母線ＢＳ0 のそれぞれのケーブル内の１つのワードの全
てのビットは厳密に同一の位相及び周波数を示すことか
ら、入力母線ＢＳ0 により伝送されるＭ＝８の並列ビッ
トを伴うデータワードの中のビットのうちいずれのビッ
トでも利用することが可能である。
【００２９】遅延回路５３は、例えば直列の３本の遅延
ライン５３1 、５３2 及び５３3 から成り、そのうち第
１のラインは入データＤＥの各ワードの予め定められた
ビットの信号ＤＥ0 を受理する。各々の遅延ライン５３
1 〜５３3 は、自ら受理するビットを、予め定められた
１基本遅延Ｔｄだけ遅延させる。３本の遅延ライン５３
1 〜５３3 の出力では、従って、遅延されたつまりそれ
ぞれ基本位相ずれ（２π・Ｔｄ／ＴM ）の倍数だけ位相
ずれされた最低位ビットの信号が得られる。（なおここ
でＴM ＝Ｍ／Ｆは入データワードの周期である）。最低
位ビット信号ＤＥ0 及び遅延ライン５３1 〜５３3 に由
来する位相ずれ信号はそれぞれ、サンプリング回路５２
を構成するタイプＤの４つのフリップフロップ５２1 、
５２2 、５２3 及び５２4 のクロック入力に適用され
る。
【００３０】フリップフロップ５２1 〜５２4 は各々そ
のデータ入力Ｄにより第１のクロック信号ＨM を受理す
る。これらの異なるフリップフロップ５２1 〜５２4 に
おいて、第１のクロック信号ＨM は、位相ずれしていな
い（遅延されていない）最下位ビット信号ＤＥ0 の上昇
縁の各々に応えて、異なる位相の位相ずれした信号によ
りサンプリングされる。かくして異なる連続位相に応じ
た第１のクロック信号ＨM のサンプリングの結果として
の４つの論理状態が、かくして、サンプリング回路５２
の４つのフリップフロップ５２1 〜５２4 の出力Ｑによ
ってそれぞれ供給される。４つのフリップフロップ５２
1 〜５２4 の出力Ｑは、それぞれ、記憶回路５１内のタ
イプＤのフリップフロップ５１1 、５１2 、５１3 及び
５１4 のデータ入力Ｄに適用される。各フリップフロッ
プ５１1 〜５１4 のクロック入力は、予め定められたビ
ットの信号ＤＥ0 を受理する。かくして、信号ＤＥ0 の
上昇縁に応えて、異なる位相ずれ信号によってサンプリ
ングされた第１のクロック信号ＨM の論理状態は回路５
１内で安定化され、フリップフロップ５１1 〜５１4 の
出力Ｑにおいて信号ＤＥ0 の次の上昇縁と同期的に複製
される。フリップフロップ５１1 〜５１4 のうちの２つ
つまりサンプリング回路５１の最初と最後のフリップフ
ロップ５１1 及び５１4 の正出力Ｑ及び逆出力
【数５】 は、同様に再初期設定信号ＲＥＳＥＴをも受理する制御
信号生成回路５４のそれぞれの入力に接続されている。
回路５４は、第２のクロック信号ＨM ′か或いは又逆転
した第２のクロック信号
【数６】 を選択するべくスイッチ６（図４）を制御するため特に
フリップフロップ５１1及び５１4 の出力におけるサン
プリング信号Ｑ1 、
【数７】 、Ｑ4 及び
【数８】 に応じて制御信号ＣＭを生成する。
【００３１】制御信号生成回路５４についてさらに詳し
く説明する前に、位相解析回路５の作動について記述す
るため、ここで図５及び７を参照する。
【００３２】図５に示されているタイミング図は、サン
プリング回路５２による信号ＨM の走査に関する。この
タイミング図の３行目は、サンプリング回路５２のフリ
ップフロップ５２1 〜５２4 のデータ入力Ｄの各々に適
用される第１のクロック信号ＨM を示している。４行
目、５行目、６行目及び７行目はそれぞれ、入データの
最低位ビット信号ＤＥ0 及び３本の遅延ライン５３1 〜
５３3 の出力における信号ＤＥ0 の位相ずれ又は遅延の
結果として得られる信号を示している。
【００３３】これらの信号の各々の上昇縁は、フリップ
フロップ５２1 〜５２4 内の第１のクロック信号ＨM の
サンプリング時点を構成する。これらの連続する異なる
サンプリング時点は、第１のクロック信号ＨM の３・Ｔ
ｄに等しい位相解析時間Ｔａ内に含まれている。特に第
１のクロック信号ＨM のこれらの異なるサンプリング時
点は、母線ＢＳ2 内の入データＤＥワードを伝送するた
めクロック信号ＨＳとして第２のクロック信号ＨM ′又
は逆の第２のクロック信号
【数９】 を選択するべく第１のクロック信号ＨM の上昇又は下降
縁との関係において入データの時間−ワード（上昇縁）
の開始を「マークする」ことを可能にしている。本発明
に基づく並−直列変換器の作動は、次の２つの条件を満
たさなくてはならない。
【００３４】一方では、母線ＢＳ2 内の入データＤＥの
転送を確保するためには、入データＤＥのワード−時間
の長さの中で最もうまくセンタリングされた、つまり換
言すると時間−ワードの初めと終りの付近での入データ
の生来不安定な遷移ゾーンから最も離れた上昇縁を示
す、２つのクロック信号ＨM ′及び
【数１０】 のうちの一方を選択しなくてはならない；又他方では、
母線ＢＳ2 内に存在するデータワードをサンプリングし
記憶するためには、並−直列レジスタ４のローディング
信号ＬＯＡＤは、適切なクロック信号ＨＳつまりＨM ′
又は
【数１１】 の制御下で、Ｍ＝８の場合にはオクテットずつ転送した
後データワードが母線ＢＳ2 内で安定しているようにク
ロック信号ＨM ′及び
【数１２】 の上昇縁から時間的に比較的離れているサンプリング上
昇縁を示さなくてはならない。
【００３５】図５を参照しさらに前述の第１の条件を考
慮すると、解析時間Ｔａ又はそれと等価である遅延ライ
ン５３1 〜５３3 により課せられる基本遅延Ｔｄの合計
に関し、２つの情報をひき出すことができる。まず第１
に、この解析時間Ｔａは、クロック信号ＨM との関係に
おける入データワードの位相を「マークする」のに唯一
の縁の検出だけで充分であることから、最大限でもこの
クロック信号ＨM 内の唯一の上昇縁又は下降縁を検出す
るべく第１のクロック信号ＨM の周期の半分未満でなけ
ればならない。一方、この解析時間Ｔａは、並−並列レ
ジスタ３の入力端上の入データＤＥワードの最低予備位
置づけ時間よりも長くなければならない。そうでなけれ
ば、充分に大きい時間的範囲の中でクロック信号ＨM と
の関係における入データＤＥのワードの位相を「マーク
する」こと、又かくして入データＤＥのワードの時間−
ワードの初めが信号ＨＳの形で選択された２つのクロッ
ク信号ＨM ′及び
【数１３】 のうちの一方の上昇縁の付近にないことを確実に保証す
ることは、不可能であろう。
【００３６】図７のタイミング図は、記憶回路５１のフ
リップフロップ５１1 〜５１4 の出力で生成されうる異
なるサンプリング状態と、母線ＢＳ2 内で入データＤＥ
のワードの転送クロック信号として選択すべきクロック
信号ＨM ′又は
【数１４】 の間の対応性を打ち立てることを目的としている。
【００３７】ここで留意すべきは、２つの第２のクロッ
ク信号のうちの一方ＨM ′が第１のクロック信号ＨM と
の関係においてかなり位相的に先行しており、又もう１
つの第２のクロック信号
【数１５】 が定義上信号ＨM ′との関係において位相的に反対であ
ることである。図７の４行目では、前述のように解析時
間Ｔａの上限と下限を考慮に入れて、記憶回路５１のフ
リップフロップ５１1 〜５１4 を用いて信号ＨM の上昇
縁が検出されることを知った上で、入データＤＥの時間
−ワードの初めを一時的に位置設定することのできる１
つの時間的範囲ｐｔが限定されている。信号ＤＥ0 を用
いたサンプリングによる信号ＨM の上昇縁の検出の場
合、入データＤＥのワードの各々は、図７の４行目にそ
れぞれ実線及び破線で表わされているような２つの最大
位相の間に必然的に記入される。この場合、並−直列レ
ジスタ４の入力へ母線ＢＳ2 内で転送するべく入データ
ＤＥをサンプリングするために、逆クロック信号
【数１６】 を選択しなければならないと思われる。実際、この４行
目上に斜線の入った薄いゾーンが示しているように、信
号ＨM ′が入データＤＥをサンプリングする目的で選択
された場合、サンプリング時点は入データＤＥの時間−
ワードの初めとほぼ一致する可能性があり、このような
一致は、母線ＢＳ2 内にて転送すべきデータの喪失をひ
き起こす可能性がある。
【００３８】図７の５行目は、信号ＨM の下降縁が遅延
した信号ＤＥ0 による連続的サンプリングの際に検出さ
れた場合、母線ＢＳ2 内での転送のため入並列データを
サンプリングするのに第２のクロック信号ＨM ′を選択
しなければならないということを示している。
【００３９】故意に、特殊な２つのケースについては上
記では触れなかった。すなわち、第１のクロック信号Ｈ
M の上昇縁も下降縁も検出されない場合である。これら
のケースは、記憶回路５１内の全てのフリップフロップ
５１1 〜５１4 の出力端Ｑで同じ論理状態「１」又は
「０」に相応する。図７に戻り、解析時間Ｔａが厳密に
入データＤＥの各ワードの最低予備位置づけ時間よりも
長くかつ第１のクロック信号ＨM の半周期よりも厳密に
短いという仮定を維持しながら、以下では、全ての記憶
用フリップフロップ５１1 〜５１4 が状態「１」を記憶
するケースについて検討する。このような記憶は、それ
が、それぞれクロック信号ＨM の位相との関係における
入データＤＥの位相のフリップの方向に応じてフリップ
フロップ５１1 〜５１4 への状態「０」、「１」、
「１」、「１」か或いは又状態「１」、「１」、
「１」、「０」の先行記憶に続いている場合に発生しう
る。
【００４０】フリップフロップ５１1 〜５１4 の出力で
状態「１」、「１」、「１」及び「１」が状態「０」、
「１」、「１」及び「１」の後に続いている場合、この
ことはすなわち、図７の４行目を参照して、入データＤ
Ｅがそのときこれらの状態「１」、「１」、「１」及び
「１」について、状態「０」、「１」、「１」及び
「１」に相応する破線で表わされた時間−ワードとの関
係においてかなり位相的に先行しているということを意
味する。このとき、クロック信号
【数１７】 は、並−直列変換器の良好な作動を確保し又並−並列レ
ジスタ３の出力への入データのワードの転送を命じる選
択されたクロック信号ＨＳの位相の不利な変化を避ける
ような形で、維持される。
【００４１】状態「１」、「１」、「１」及び「１」が
状態「１」、「１」、「１」及び「０」の後に続く場
合、このことはすなわち、図７の５行目を参照して、入
データＤＥのワードがこのとき、５行目に実線で表わさ
れ状態「１」、「１」、「１」及び「０」に相応する時
間−ワードとの関係においてかなり位相的に遅延してい
ることを意味する。このとき、第２のクロック信号
ＨM ′は、並−並列レジスタ３の出力で複製するべく入
データＤＥをサンプリングするために維持される。
【００４２】同じ論理で、先行する選択された第２のク
ロック信号ＨM ′又は
【数１８】 を維持することにより記憶回路５１のフリップフロップ
５１1 〜５１4 の出力に記憶された状態「０」、
「０」、「０」及び「０」についても類似の結果が得ら
れる。
【００４３】従って、真理値表ＴＶが以下のように作成
される：
【００４４】
【表１】
【００４５】回路５２及び５１内の第２及び第３のフリ
ップフロップ５２2 及び５２3 、５１2 及び５１3 は、
実際には削除でき、回路５の作動を理解するためにのみ
図６（又は９）で示されている。
【００４６】図６を再び参照すると、制御信号生成回路
５４は、表ＴＶに対応して、スイッチ６の出力で第２の
クロック信号ＨM ′又は第２の逆クロック信号
【数１９】 を選択するのにフリップフロップ５１1 〜５１4 の出力
が組合わさって貢献するような形でスイッチ６を制御す
る信号ＣＭを生成するように設計されている。この表を
見るとわかるように、記憶回路５１の中の最初と最後の
フリップフロップ５１1 及び５１4 の出力Ｑ及び
【数２０】 のみが制御信号ＣＭの生成に必要である。
【００４７】生成回路５４は、ＮＯＴ回路５４１、２つ
の入力をもつ２つのＮＯＴ−ＡＮＤゲート５４２及び５
４３及び多入力をもつフリップフロップＲＳ５４４を含
む。フリップフロップＲＳは、３つの入力をもつＮＯＴ
−ＡＮＤゲート５４４及び２つの入力をもつＮＯＴ−Ａ
ＮＤゲート５４５で構成され、ゲート５４４の出力は制
御信号ＣＭを生成する、フリップフロップＲＳ５４４の
２重記憶入力ＥＭは、それぞれフリップフロップ５１4
の相補的出力
【数２１】 及びフリップフロップ５１1 の出力Ｑに接続される入力
を有するゲート５４２の出力及びＮＯＴ回路５４１を介
して再初期設定信号ＲＥＳＥＴの入力に接続されている
ゲート５４４の２つの入力で構成されている。フリップ
フロップＲＳ５４４の消去入力ＥＥは、それぞれフリッ
プフロップ５１4 の出力Ｑ及びフリップフロップ５１1
の相補的出力
【数２２】 に接続されている入力をもつゲート５４３の出力に接続
されているゲート５４５の入力により構成されている。
回路５４は、２つの励起入力すなわち
【数２３】 （なお式中Ｑ1 及びＱ4 はそれぞれフリップフロップ５
１1 及び５１4 のデータ出力Ｑを表わす）という関係式
で定義づけられる唯一の「１」設定入力Ｓ（セット）及
び「０」設定入力Ｒ（リセット）をもつフリップフロッ
プＲＳと等価である。
【００４８】従って、等価フリップフロップＲＳの出力
信号すなわち制御信号ＣＭは、励起関数Ｓにより、Ｑ1
が状態「１」でＱ4 が状態「０」にある場合、状態
「１」にある。逆に、信号ＣＭは、励起関数Ｒにより、
Ｑ1 が状態「０」、Ｑ4 が状態「１」にある場合、状態
「０」にある。Ｑ4 及びＱ1 が両方共「１」又は「０」
の状態にある場合、Ｒ＝Ｓ＝「０」であるためフリップ
フロップＲＳの作動に従って信号ＣＭの先行する状態が
維持される。フリップフロップＲＳ５４４の出力従って
信号ＣＭを初期設定段階にあたり一定の与えられた状態
「１」にセットするため、信号ＲＥＳＥＴが利用され
る。
【００４９】特に図６及び７を参照しながら上述した本
発明に従った並−直列変換器の第１の実施態様は、好ま
しくは、顕著に位相ジッタが入データの転送を妨げる可
能性がない場合に利用されるものである。
【００５０】以下で図８及び９を参考にして記述する本
発明に基づく並−直列変換器の第２の実施態様は、位相
ジッタ効果を補正するものである。
【００５１】真理値表ＴＶに示されているように、入デ
ータＤＥのワードの転送をタイミングするための、クロ
ック信号ＨM ′の信号
【数２４】 に対する又はその逆の置換を暗に意味する制御信号ＣＭ
の状態変化は、それぞれ記憶回路５１のフリップフロッ
プ５１1 及び５１4 の出力Ｑ1 及びＱ4 が状態「１」及
び「０」から状態「０」及び「１」へ、又は状態「０」
及び「１」から状態「１」及び「０」へと切換わる場合
に発生すると思われる。
【００５２】図８は、１行目に第１のクロック信号ＨM
を示しており、一方この図の２行目は、極端なケースに
おいて、並−並列レジスタをタイミングする選択された
信号ＨＳの位相のスキップ、さらに厳密に言うと２つの
クロック信号ＨM 及び
【数２５】 の選択の変更をひき起こす入データの位相ジッタＧmax
を表している。
【００５３】ＴM をクロック信号ＨM の周期とし又Ｔａ
を遅延回路５３の遅延ライン５３1、５３2 及び５３3
により課せられた３つの基本遅延Ｔｄの合計に等しい解
析時間として、Ｇmax ＝ＴM ／２−Ｔａによって与えら
れる最大値をとる入データＤＥの位相ジッタが、選択ク
ロック信号ＨＳの変更をひきおこす。真理値表ＴＶと一
致して、図８に示されている例は、状態「１」及び
「０」から状態「０」及び「１」へのフリップフロップ
５１1 及び５１4 の出力Ｑ1 及びＱ4 の切換え、ならび
にＨM ′から
【数２６】 への選択信号ＨＳの変更に相当する。
【００５４】以下では、解析時間Ｔａがクロック信号Ｈ
M の周期の４分の１に等しいつまりＴａ＝ＴM ／４であ
る好ましい一例を基準とする。この例では、最大ジッタ
値Ｇmax は、１５５ＭＨｚに等しい直列処理クロック信
号Ｈのクロック周波数について、又Ｍ＝８ビットで構成
されたデータワードについて、１２ｎｓに等しく、これ
は、極端な条件の場合でさえ充分に許容できる位相ジッ
タの上限に相当する。許容可能な位相ジッタはこの位相
ジッタＧmax 未満である。
【００５５】しかしながら、Ｇmax 未満の入データの位
相ジッタの場合、Ｔａに対する上述の条件（Ｔａ＝ＴM
／４）を考慮に入れると、フリップフロップ５１1 〜５
１4の出力端は、真理値表ＴＶ内で直接隣接している一
定の与えられた状態から次に続く状態へと切換わること
ができる。さらに厳密に言うと、このときフリップフロ
ップ５１1 〜５１4 の出力Ｑは、真理値表ＴＶの中です
ぐ上に隣接する状態か又はすぐ下に隣接する状態へしか
切換わることができない。かくして、一例を挙げると、
フリップフロップ５１1 及び５１4 の出力Ｑは、状態
「０」及び「０」から状態「０」及び「１」へ又は状態
「１」及び「０」へと切換わることができる。図６を参
考にして、変換器の初期設定の際に信号ＲＥＳＥＴがフ
リップフロップＲＳ５４４の出力ひいては制御信号ＣＭ
を状態「１」へとセットするということが示された。と
ころで、この再初期設定段階の後で、フリップフロップ
５１1 及び５１4 の初期の「自然な」出力状態が「０」
と「０」又は「１」と「１」（真理値表）であり、かく
して制御信号ＣＭを状態「１」に維持することが可能で
ある。しかしながら、前に見てきたように、入データＤ
Ｅの位相ジッタＧは、すぐ上又は下に隣接する状態へ
の、フリップフロップ５１1 及び５１4 の一定の与えら
れた状態からの切換えを誘発する可能性がある。
【００５６】従って、真理値表ＴＶを参照して、フリッ
プフロップ５１1 及び５１4 の出力にそれぞれ記憶され
しかも変換器の再初期設定の後の制御信号ＣＭの状態
「１」（ＲＥＳＥＴ＝「１」）に相応する状態「０」と
「０」又は「１」と「１」は、状態「０」と「１」へと
切換わることができる。このとき、制御信号ＣＭは、変
換器の作動にとってきわめて不利でしかもデータの喪失
をひき起こしうる位相の変更である再初期設定後の選択
クロック信号ＨＳの位相変更を課すことによって、状態
「０」をとる。ここで信号ＲＥＳＥＴによる状態「１」
への制御信号ＣＭの初期設定の直ぐ後で、制御信号ＣＭ
が位相ジッタＧの増大の際に状態「０」に切換わると仮
定すると、そのとき信号ＣＭはもはや次に状態「１」に
再度切換わることができない。これは、前述のように、
位相ジッタＧ（Ｇ＜Ｇmax ）及び解析時間Ｔａについて
の条件を考慮して、フリップフロップ５１1 〜５１4 の
出力の状態は、位相ジッタの正及び負のエクスカーショ
ンにより、真理値表ＴＶを参照して一定の与えられた状
態から直ぐ上又は下に隣接する状態にしか切換わること
ができないからである。
【００５７】従って位相ジッタの問題は、制御信号ＣＭ
を生成するフリップフロップＲＳ５４４の初期の「自然
な」出力が、信号ＲＥＳＥＴによる初期設定の際にフリ
ップフロップＲＳが最初にセットされた状態と同じ状態
「１」をとる場合にのみ発生する。さらに厳密に言う
と、この位相ジッタの問題は、制御信号ＣＭを状態
「１」に維持しながらフリップフロップ５１1 及び５１
4 の出力が状態「１」、「１」又は「０」、「０」をと
る場合に発生する。実際この場合、位相ジッタは、フリ
ップフロップ５１1 〜５１4 の出力をすぐ隣接する状態
つまりフリップフロップ５１1 及び５１4 については
「０」と「１」へと切換えさせることができ、選択クロ
ック信号ＨＳの位相変更をひき起こす。しかしながら、
データ信号のジッタが最大位相ジッタＧmax 未満である
場合、この位相スキップは１度しか発生しないだろうと
いうことに留意すべきである。
【００５８】図９は、本発明に従った並−直列変換器内
に含まれこの位相ジッタの問題を解決する位相解析回路
５Ａの第２の実施態様を示している。回路５Ａは、図６
に示されている前述の回路５におけるものと同一でかつ
同じ要領で配置された記憶回路５１、サンプリング回路
５２、遅延回路５３及び制御信号生成回路５４を含んで
いる。位相解析回路５Ａはさらに、制御信号の初期設定
回路５５を含んでいる。この回路５５は、カスケード式
に接続され各々１つの基本遅延Ｔｒを課す２本の遅延ラ
イン５５１1 及び５５１2 、４から１のマルチプレクサ
５５２、Ｄタイプの２つのフリップフロップ５５３1 及
び５５３2 からなる２ビットの同期計数器５５３、２つ
の入力をもつＮＯＴ−ＡＮＤゲート５５４及び２つの入
力５５２をもつＡＮＤゲートを含む。
【００５９】マルチプレクサ５５２の４つの入力Ｅ0 、
Ｅ1 、Ｅ2 及びＥ3 は、例えば、それぞれ第１の遅延ラ
イン５５１1 を介して、２本の遅延ライン５５１1 及び
５５１2 を介して、直接、及び第１の遅延ライン５５１
1 を介して、Ｍ個の並列ビットをもつデータＤＥのワー
ドの最低位ビットＤＥ0 の信号に相応するものといっ
た、変換器の入力母線のケーブルのうち予め定められた
１本に関する信号を受理する。マルチプレクサ５５２の
２つのアドレス入力ＡＤは、計数器５５３の２つのそれ
ぞれの出力Ｑに接続され、それぞれ、ＡＤ＝「００」、
「１０」、「１１」及び「０１」である場合に入力
Ｅ0 、Ｅ1 、Ｅ2 及びＥ3 を選択する。マルチプレクサ
５５２の１つの出力Ｓは、図６に示された回路５内で予
め定められたビットの信号ＤＥ0 が直接適用されている
のと同様に、遅延回路５３内の第１の遅延ライン５３1
の入力、サンプリング回路５２内の第１のフリップフロ
ップ５２1 のクロック入力、及び記憶回路５１内のフリ
ップフロップ５１1 〜５１4 のクロック入力に適用され
る。
【００６０】ゲート５５４の２つの入力はそれぞれ、フ
リップフロップ５５３2 のデータ出力Ｑ及びフリップフ
ロップ５５３1 の相補的データ出力
【数２７】 に接続される。かくしてＮＯＴ−ＡＮＤゲート５５４の
出力は、計数器５５３のフリップフロップ５５３1 及び
５５３2 のそれぞれの出力Ｑにおいて記憶された状態
「０」及び「１」について状態「０」にある。ゲート５
５４の出力及び予め定められたビットの信号ＤＥ0 はそ
れぞれＡＮＤゲート５５５の入力に適用される。信号Ｄ
Ｅ0 は、「０」及び「１」とは異なる計数器５５３のフ
リップフロップ５５３1 及び５５３2 の出力Ｑで記憶さ
れたそれぞれの状態についてのみゲート５５５の出力に
おいて妥当性検査される。この信号ＤＥ0 は、フリップ
フロップ５５３1 及び５５３2 のクロック入力において
供給される。同期計数器５５３において、第２のフリッ
プフロップ５５３2 の相補的データ出力
【数２８】 は、第１のフリップフロップ５５３1 のデータ入力Ｄ上
に循環させられる。制御信号ＣＭを初期設定段階の際に
状態「１」にセットするべく、制御信号生成回路５４の
入力に適用された再初期設定信号ＲＥＳＥＴは、計数器
５５３のフリップフロップ５５３1 及び５５３2 の２つ
の再初期設定入力Ｒにも供給される。
【００６１】上述のように、制御信号の初期設定回路５
５は、変換器の初期設定段階の際に最終的安定状態に制
御信号ＣＭを位置づけすることを目的としたものであ
る。
【００６２】初期設定段階の際に、再初期設定信号ＲＥ
ＳＥＴは、計数器５５３の出力Ｑのゼロ設定「０」及び
「０」を制御する。予め定められたビットの信号ＤＥ0
の連続的な３つの上昇縁は、この計数器内のフリップフ
ロップ５５３1 及び５５３2の出力Ｑを状態「１」及び
「０」、次に「１」及び「１」、次に「０」及び「１」
に設定する。このとき計数器５５３のこれら２つの最後
の状態「０」及び「１」は、ＮＯＴ−ＡＮＤゲート５５
４の出力が、ＡＮＤ閉ゲート５５５を介して予め定めら
れたビットの信号ＤＥ0 を妥当性検査しない状態「０」
にあることから、もはや変更されない。
【００６３】計数器５５３の出力Ｑにおけるこれら４つ
の連続した状態対については、入力Ｅ0 、Ｅ1 、Ｅ2 及
びＥ3 はそれぞれマルチプレクサ５５２の出力Ｓで選択
される。かくして連続的に、それぞれＴｒだけ遅延され
次に２Ｔｒだけ遅延され次に全く遅延されず、最後にＴ
ｒだけ遅延された信号ＤＥ0 は、マルチプレクサ５５２
の出力Ｓで選択される。
【００６４】遅延Ｔｒは、変換器が耐えている最大ピー
クジッタＧmax にほぼ等しくとられる。
【００６５】２本の遅延ライン５５１1 及び５５１2 の
利用は、そのとき遅延ライン５５１1 によりＴｒだけ遅
延された、信号ＤＥ0 の位相によって決まる予め定めら
れたビットの信号ＤＥ0 の平均位相のまわりでのこの位
相ジッタの最大の正及び負のエクスカーションについて
位相ジッタの存在下での変換器の挙動を研究する１つの
手段を構成している。
【００６６】この記述中で前に記したとおり、位相ジッ
タＧが最大位相ジッタＧmax 未満である場合、位相ジッ
タの正及び負のエクスカーションによるこれら２つの位
相変更に際して、制御信号ＣＭは最終的な安定状態を保
つか又はとり、従って選択されたクロックＨＳはその後
いかなる位相変更も受けない。
【００６７】初期設定の際に信号ＲＥＳＥＴは制御信号
ＣＭを状態「１」にセットしかくしてクロック信号
ＨM ′を選択することがわかっているため、この初期設
定の際に２つのケースが発生しうる。Ｔｒだけ遅延され
た信号ＤＥ0 の位相の両側の入力データ信号の位相の正
及び負のエクスカーションの際に制御信号ＣＭが状態
「１」に維持された場合、この状態は最終的なものであ
る。これらのエクスカーションの際に信号ＣＭが状態
「０」に切換わった場合、それは、それぞれ信号ＲＥＳ
ＥＴの適用の後及び予め定められたビットの信号ＤＥ0
の位相ジッタの正および負のエクスカーションの前にフ
リップフロップ５１1 及び５１4 の出力で記憶された状
態「１」と「１」又は「０」と「０」に相応し、このと
き、この状態「０」は制御信号ＣＭについて最終的に維
持され、クロック信号
【数２９】 は並−並列レジスタ３をタイミングするために選択され
る。ここで、この位相ジッタの問題は制御信号ＣＭがＲ
ＥＳＥＴの後で状態「１」をとる場合にのみ発生するこ
と、又、この状態「１」は、フリップフロップ５１1 及
び５１4 の出力でそれぞれ「０」及び「０」又は「１」
及び「１」に相応することに留意しなくてはならない。
【００６８】前述のとおり、本発明に基づく並−直列変
換器により許容可能な最大位相ジッタＧmax は、遅延回
路５３の遅延ライン５３1 〜５３3 により課せられる３
つの遅延Ｔｄの合計に等しい解析時間Ｔａに正比例す
る。
【００６９】第１の変形態様によると、これらの遅延ラ
インは各々、カスケード式の偶数の一連のＮＯＴ回路に
より実現される。各々のＮＯＴ回路は、それを構成する
トランジスタの寸法の関数である遅延を生成する。
【００７０】図１０に示されている第２の変形態様によ
ると、遅延回路５３は、カスケード式に接続されたＤタ
イプの複数のフリップフロップＢＡで構成されている。
第１のフリップフロップＢＡ1 のデータ入力は図６に従
った予め定められたビットの信号ＤＥ0 又は図９に従っ
たマルチプレクサ５５２の出力Ｓでの信号を受理する。
その他のフリップフロップの各々の出力Ｑは、それぞれ
の次に続くフリップフロップの入力Ｄに接続されてい
る。遅延ライン５３1 〜５３3 の各々は、解析時間Ｔａ
及びデータＤＥワード内のビット数Ｍすなわちビットク
ロック信号Ｈの周波数とワードクロック信号の周波数Ｈ
M 及びＨＳの間の比率Ｍにより左右される数の単数又は
複数のフリップフロップによって構成されうる。フリッ
プフロップＢＡのクロック入力は、２つに１つの割合で
交互に、それぞれ直列処理クロック信号Ｈとその相補的
信号
【数３０】 を受理する。かくして各々のフリップフロップは、クロ
ック信号Ｈの半周期に等しい遅延を誘導する。
【００７１】一例として、図１０は、各々クロック信号
Ｈの半周期に等しい遅延Ｔｄを課し、各々２つのフリッ
プフロップＢＡ1 及びＢＡ2 、ＢＡ3 及びＢＡ4 を含ん
で信号Ｈの１．５周期に等しい位相解析時間Ｔａを付与
するようになっているような２本の遅延ライン５３1 及
び５３3 で構成された遅延回路５３を示している。
【図面の簡単な説明】
【図１】先行技術に従った並−直列変換器のブロックダ
イアグラムを示す。
【図２】図１の並−直列変換器内に含まれた再整相装置
のブロックダイアグラムを示す。
【図３】本発明に従った並−直列変換器の作動に関する
論理信号のタイミング図を示す。
【図４】本発明に従った並−直列変換器のブロックダイ
アグラムである。
【図５】サンプリングタイミング図である。
【図６】本発明に従った並−直列変換器内に含まれた位
相解析回路の第１の実施態様のブロックダイアグラムで
ある。
【図７】本発明に従った並−直列変換器内に含まれた並
−並列レジスタの出力における入データのワード転送を
制御するための２つの「第２の」クロック信号のうちの
１つの選択に関するタイミング図を示す。
【図８】変換すべき入データ信号内のジッタによる効果
を示すため、「第１の」クロック信号のタイミング図を
示している。
【図９】本発明に従った並−直列変換器内に含まれ、ジ
ッタ効果を補正する位相解析回路の第２の実施態様のブ
ロックダイアグラムを示す。
【図１０】位相解析回路内に含まれたフリップフロップ
遅延回路の一例を詳細に示している。
【符号の説明】
１ タイムベース ２ 整相装置 ３ 並−並列レジスタ ４ 並−直列レジスタ ５ 位相解析回路 ６ スイッチ １１ 論理ＮＯＴ回路 ２１ 遷移検出・アドレス計算回路 ２２ サンプリング回路 ２３ 遅延回路 ２４ マルチプレクサ ５１ 記憶回路 ５２ サンプリング回路 ５３ 遅延回路 ５４ 制御信号生成回路 ５５ 制御信号初期設定回路 ５４２，５４３ 入力手段 ５５１1 ，５５１2 遅延手段 ５５２，５５３ 選択手段

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 伝送媒体（ＳＴ）内で第１の周波数
    （Ｆ）で伝送される直列化されたビットの形に変換する
    ため各々Ｍ個の並列ビット（ＤＥ0 〜ＤＥM-1 ）をもつ
    入データ（ＤＥ）ワードをデジタル処理装置（ＥＱ）か
    ら受理する並−直列変換器において、 タイムベース、並−並列レジスタ（３）及び並−直列レ
    ジスタ（４）、 を含み、 このタイムベース（１ａ）は、前記第１の周波数（Ｆ）
    のクロック信号（Ｈ）を受理し、並−直列レジスタ
    （４）において並−並列レジスタ（３）の出力に予め転
    送された並列ビットデータ（ＤＥ）ワードのローディン
    グをタイミングするための第１の周波数（Ｆ）のＭ分の
    １である第２の周波数（Ｆ／Ｍ）のローディングクロッ
    ク信号（ＬＯＡＤ）及び前記デジタル処理装置に対して
    その同期化のために伝送される前記第２の周波数の第１
    のクロック信号（ＨM ）を生成する並−直列変換器であ
    って、 前記タイムベース（１ａ）がさらに、互いに本質的に反
    対の位相の前記第２の周波数の２つの第２のクロック信
    号を設定すること、及びこの変換器にはさらに、前記並
    −並列レジスタ（３）の出力へのデータ（ＤＥ）ワード
    の転送をタイミングする選択されたクロック信号（Ｈ
    Ｓ）の形に、前記データワード及び第１のクロック信号
    がそれぞれほぼ同相か又は反対の相かに応じて２つの第
    ２のクロック信号のうちの一方を選択するべく前記第１
    のクロック信号（ＨM ）の位相との関係において前記並
    列ビットの入データ（ＤＥ）ワードの位相を解析するた
    めの位相解析手段（５）が含まれていることを特徴とす
    る、並−直列変換器。
  2. 【請求項２】 前記第１のクロック信号（ＨM ）及び前
    記２つの第２のクロック信号のうちの１つが互いとの関
    係においてかなり位相ずれされていることを特徴とす
    る、請求項１に記載の並−直列変換器。
  3. 【請求項３】 前記ローディングクロック信号（ＬＯＡ
    Ｄ）によって決定される前記並−直列レジスタ（４）の
    ローディング時点は、前記２つの第２のクロック信号の
    うちのいずれか１つによって決定された入データワード
    の転送時点からかなり後で周期的に発生することを特徴
    とする、請求項１又は２に記載の並−直列変換器。
  4. 【請求項４】 タイムベース（１ａ）が、前記２つの第
    ２のクロック信号のうちの１つ（ＨM ′）を直接設定
    し、これら２つの第２のクロック信号のうちのもう１つ
    のものを、前記第２のクロック（ＨM ′）を受理する論
    理ＮＯＴ回路手段（１１ａ）を介して設定することを特
    徴とする、請求項１乃至３のいずれか１項に記載の並−
    直列変換器。
  5. 【請求項５】 前記位相解析手段（５）が、 カスケード式に接続され、それぞれ複数の遅延信号の形
    へと前記入データ（ＤＥ）ワード内のＭ個の並列ビット
    に関するＭ個のビット信号のうちの予め定められた１つ
    （ＤＥ0 ）を遅延させる目的で、予め定められた位相解
    析時間（Ｔａ）がその和によって決定されることになる
    複数の遅延を課し、しかもこの解析時間（Ｔａ）が第２
    の周波数（Ｆ／Ｍ）の前記クロック信号の半周期よりも
    小さい、複数の遅延手段（５３1 、５３2 、５３3 ）、 それぞれ複数のサンプリング信号（Ｑ、５２）を生成す
    るべく前記遅延信号と前記予め定められたビットの信号
    （ＤＥ0 ）の予め定められた論理的遷移（「０」から
    「１」へ）に応えて前記第１のクロック信号（ＨM ）を
    サンプリングするための複数のサンプリング手段（５２
    1 、５２2 、５２3 、５２4 ）、及び前記複数のサンプ
    リング信号のうちの２つ（Ｑ1 、Ｑ4 ）に応じて、それ
    ぞれ前記第２のクロック信号を選択する論理状態をもつ
    制御信号（ＣＭ）を生成するための論理手段（５４）を
    含むことを特徴とする、請求項１乃至４のいずれか１項
    に記載の並−直列変換器。
  6. 【請求項６】 それぞれ２つの入力を通し前記２つの第
    ２のクロック信号を受理し又制御入力（ＥＣ）を介して
    前記制御信号（ＣＭ）を受理して、制御信号の論理状態
    に応じて前記選択されたクロック信号（ＨＳ）として前
    記２つの第２のクロック信号のうちの１つを並−並列レ
    ジスタへ適用するスイッチ手段（６）が含まれているこ
    とを特徴とする、請求項５に記載の並−直列変換器。
  7. 【請求項７】 前記位相解析手段（５）にはさらに、並
    列ビット入データ（ＤＥ）ワードの一定の伝送時間中、
    前記複数のサンプリング手段（５２1 、５２2 、５
    ２3 、５２4 ）によってそれぞれ生成された前記サンプ
    リング状態信号（Ｑ、５２）の論理状態を記憶するた
    め、前記論理手段と複数のサンプリング手段の間に接続
    されている複数の記憶手段（５１1 、５１2 、５１3 、
    ５１4 ）が含まれていることを特徴とする、請求項５又
    は６に記載の並−直列変換器。
  8. 【請求項８】 前記２つのサンプリング信号（Ｑ1 、Ｑ
    4 ）は、前記予め定められたビット信号（ＤＥ0 ）と前
    記遅延信号のうち最も遅延したものによる前記第１のク
    ロック信号（ＨM ）のサンプリングの結果として得られ
    ること、及び前記論理手段（５４）は、前記２つの第２
    のクロック信号のうちの１つ（ＨM′）を選択する前記
    制御信号の第１の論理状態（ＣＭ＝“１”）を前記論理
    手段が生成するべく、前記２つのサンプリング信号のう
    ちの１つ（Ｑ1 ）及び前記２つのサンプリング信号のう
    ちのもう一方（Ｑ4 ）の逆信号に対し感応する第１の入
    力手段（５４２）及び、前記２つの第２のクロック信号
    のうちのもう一方を選択する前記制御信号の第２の論理
    状態（ＣＭ＝“０”）を前記論理手段が生成するべく前
    記２つのサンプリング信号のうちの前記もう一方のもの
    （Ｑ4 ）と前記２つのサンプリング信号のうちの前記一
    方（Ｑ1 ）の逆信号に対し感応する第２の入力手段（５
    ４３）、を含むこと、 を特徴とする、請求項５乃至７のいずれか１項に記載の
    並−直列変換器。
  9. 【請求項９】 前記位相解析手段（５Ａ）が、さらに、
    並−直列変換器の初期作動手順の際に前記２つのクロッ
    ク信号のうちの一方を選択する一定の与えられた状態
    （「１」）にセットされた信号の形に制御信号（ＣＭ）
    をセットするための手段（５４1 、ＲＥＳＥＴ）を含ん
    でいること、及び前記予め定められたビットの信号（Ｄ
    Ｅ0 ）は、前記初期手順の際に、最大位相ジッタ（Ｇ
    max ）よりも小さい入データ（ＤＥ）ワード内の任意の
    位相ジッタとは独立してセットされた制御信号を最終的
    安定状態で初期設定するための制御信号初期設定手段
    （５５）を通して受理されること、 を特徴とする、請求項５乃至８のいずれか１項に記載の
    並−直列変換器。
  10. 【請求項１０】 最大位相ジッタ（Ｇmax ）が、第２の
    周波数（Ｆ／Ｍ）での前記クロック信号の半周期と前記
    位相解析時間（Ｔａ）との差にほぼ等しいことを特徴と
    する、請求項９に記載の並−直列変換器。
  11. 【請求項１１】 前記初期手段（５５）が、それぞれ第
    １及び第２の遅延信号を生成するため前記予め定められ
    たビット信号（ＤＥ0 ）を受理するカスケード式に接続
    された第１及び第２の遅延手段（５５１1 、５５
    １2 ）、及び前記初期手順の間にまず第１の遅延手段
    （５５１1 ）により遅延された第１の信号、次に第１及
    び第２の遅延手段（５５１1 、５５１2 ）により遅延さ
    れた第２の信号、次に前記予め定められたビットの信
    号、そして最後に前記第１の遅延信号を連続して選択す
    るための手段（５５２、５５３）を含んでおり、これら
    の第１及び第２の遅延手段は各々最大位相ジッタ（Ｇ
    max ）にほぼ等しい遅延（Ｔｒ）を課すこと、を特徴と
    する、請求項９又は１０に記載の並−直列変換器。
JP5200351A 1992-07-20 1993-07-20 並−直列変換器 Withdrawn JPH06224781A (ja)

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