JPH06214552A - Picture reducing circuit - Google Patents
Picture reducing circuitInfo
- Publication number
- JPH06214552A JPH06214552A JP5005837A JP583793A JPH06214552A JP H06214552 A JPH06214552 A JP H06214552A JP 5005837 A JP5005837 A JP 5005837A JP 583793 A JP583793 A JP 583793A JP H06214552 A JPH06214552 A JP H06214552A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- lpf
- image
- band
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims description 19
- 238000005070 sampling Methods 0.000 claims description 9
- 108010076504 Protein Sorting Signals Proteins 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 20
- 230000006870 function Effects 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000011946 reduction process Methods 0.000 description 1
Landscapes
- Image Processing (AREA)
- Editing Of Facsimile Originals (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、表示装置などの制限
により、入力画像の全ての画素を表示できない場合や、
表示装置の一部分に入力画像を縮小して表示する場合な
どにおける画像縮小装置に関する。BACKGROUND OF THE INVENTION The present invention relates to a case where all pixels of an input image cannot be displayed due to a limitation of a display device,
The present invention relates to an image reducing device for reducing and displaying an input image on a portion of a display device.
【０００２】[0002]
【従来の技術】図１０は、R.E.Crochiere著 「Multirate
Digital Signal Processing」（Prentice-Hall）のｐ
ｐ．３１−３５に示された従来の画像縮小回路を示すブ
ロック回路図であり、１０は帯域制限フィルタ（以下、
「ＬＰＦ」という）、２０はＬＰＦ１０に接続されたサ
ブサンプラである。2. Description of the Related Art FIG. 10 shows "Multirate" by RE Crochiere.
Digital Signal Processing "(Prentice-Hall) p
p. FIG. 31 is a block circuit diagram showing a conventional image reduction circuit shown in 31-35, and 10 is a band limiting filter (hereinafter,
“LPF”), 20 is a sub-sampler connected to the LPF 10.
【０００３】図１１はＬＰＦ１０の具体的な一構成例を
示すブロック回路図であり、１３０〜１４３は縦続接続
された遅延回路、１５０〜１６４はそれぞれ入力信号お
よび遅延回路１３０〜１４３に接続された係数回路、１
８０はこれらの係数回路１５０〜１６４の出力の総和を
演算する加算回路である。FIG. 11 is a block circuit diagram showing a concrete configuration example of the LPF 10. Reference numerals 130 to 143 are cascaded delay circuits, and 150 to 164 are connected to input signals and delay circuits 130 to 143, respectively. Coefficient circuit, 1
Reference numeral 80 is an adder circuit that calculates the sum of the outputs of these coefficient circuits 150-164.
【０００４】次に動作について説明する。図１０におい
て、サブサンプラ２０は入力されたディジタル画像信号
のサンプル数を１／Ｍに間引く回路である。すなわち、
入力のサンプル値系列からＭ回に１回の割合でサンプル
値を抽出する。これにより、画像信号のサンプル数は１
／Ｍに減少するため、結果的に図１０の回路からは、
Ｍ：１に縮小された画像信号が得られる。Next, the operation will be described. In FIG. 10, the subsampler 20 is a circuit that thins out the number of samples of the input digital image signal to 1 / M. That is,
Sample values are extracted once every M times from the input sample value series. As a result, the number of image signal samples is 1.
As a result, the circuit of FIG.
An image signal reduced to M: 1 is obtained.
【０００５】ところで、標本化定理により、サンプリン
グ後正しく再生される信号の周波数はサンプリング周波
数の１／２までであるので、サブサンプラに与えられる
信号は、予め、間引き後のサンプリング周波数に合わせ
て帯域制限しておく必要がある。ＬＰＦ１０はこのため
に設けられ、入力画像信号の周波数帯域をもとの信号の
１／Ｍに制限する帯域制限フィルタである。By the way, according to the sampling theorem, the frequency of the signal reproduced correctly after sampling is up to 1/2 of the sampling frequency. Therefore, the signal given to the subsampler is band-limited in advance according to the sampling frequency after thinning. You need to do it. The LPF 10 is a band limiting filter provided for this purpose and limiting the frequency band of the input image signal to 1 / M of the original signal.
【０００６】ＬＰＦ１０の特性は、縮小後のサンプリン
グ周波数の１／２まで平坦で、それ以上の周波数が完全
に遮断されるものが理想であるが、実際には近似特性の
ものが用いられる。The characteristics of the LPF 10 are ideally flat up to 1/2 of the sampling frequency after reduction, and frequencies above that are ideally cut off, but in reality, characteristics of approximate characteristics are used.
【０００７】最も簡単なフィルタの伝達関数を、下記の
（１）〜（４）式に例示する。 Ｍ＝２の場合 Ｆ（ｚ）＝（１＋２ｚ-1＋ｚ-2）／４ ……（１） Ｍ＝４の場合 Ｆ（ｚ）＝（１＋２ｚ-1＋３ｚ-2＋４ｚ-3＋３ｚ-4＋２ｚ-5＋ｚ-6）／１６ ……（２） Ｍ＝８の場合 Ｆ（ｚ）＝（１＋２ｚ-1＋３ｚ-2＋４ｚ-3＋５ｚ-4＋６ｚ-5＋７ｚ-6 ＋８ｚ-7＋７ｚ-8＋６ｚ-9＋５ｚ-10 ＋４ｚ-11 ＋３ｚ-12 ＋２ｚ-13 ＋ｚ-14 ）／６４ ……（３） Ｆ（ｚ）＝（１＋２ｚ-1＋ｚ-2）（１＋２ｚ-2＋ｚ-4）（１＋２ｚ-4＋ｚ-8） ／６４ ……（４）The transfer function of the simplest filter is exemplified by the following equations (1) to (4). For M = 2 F (z) = (1 + 2z -1 + z -2) / 4 ...... (1) M = 4 when F (z) = (1 + 2z -1 + 3z -2 + 4z -3 + 3z -4 + 2z - 5 + z -6 ) / 16 (2) When M = 8 F (z) = (1 + 2z -1 + 3z -2 + 4z -3 + 5z -4 + 6z -5 + 7z -6 + 8z -7 + 7z -8 + 6z -9 + 5z -10 + 4z -11 + 3z -12 + 2z -13 + z -14) / 64 ...... (3) F (z) = (1 + 2z -1 + z -2) (1 + 2z -2 + z -4) (1 + 2z -4 + z - 8 ) / 64 (4)
【０００８】（１）式は帯域を１／２に制限する３次の
ＬＰＦ、（２）式は帯域を１／４に制限する７次のＬＰ
Ｆ、（３）式は帯域を１／８に制限する１３次のＬＰＦ
である。例えば、画像を８：１に縮小する場合には、画
素を間引く前に、（３）式のＬＰＦにより信号の周波数
帯域を１／８に制限する。Formula (1) is a third-order LPF that limits the band to 1/2, and formula (2) is a seventh-order LPF that limits the band to 1/4.
Formula (3) is a 13th-order LPF that limits the bandwidth to 1/8.
Is. For example, when the image is reduced to 8: 1, the frequency band of the signal is limited to 1/8 by the LPF of the formula (3) before thinning out the pixels.
【０００９】（３）式のＬＰＦをトランスバーサル型で
構成すると図１１のようになる。遅延回路１３０〜１４
３は信号を１サンプル期間保持するメモリであり、これ
により画像信号の連続する１５個のサンプル値が得られ
る。係数回路１５０〜１６４はこれらのサンプル値に与
えられた係数を乗算し、その結果は加算回路１８０によ
り全て加算される。これにより、ＬＰＦ１０の出力には
（３）式の演算結果が得られる。FIG. 11 shows the transversal type LPF of the equation (3). Delay circuits 130-14
Reference numeral 3 is a memory for holding the signal for one sampling period, whereby 15 consecutive sample values of the image signal are obtained. Coefficient circuits 150-164 multiply these sample values by the given coefficient, and the results are all added by adder circuit 180. As a result, the calculation result of the equation (3) is obtained at the output of the LPF 10.
【００１０】ＬＰＦは、一般にＭの値が大きい程、すな
わち縮小比が大きい程、次数の高いものが必要になる。Generally, the larger the value of M, that is, the larger the reduction ratio, the higher the LPF is required.
【００１１】[0011]
【発明が解決しようとする課題】従来の画像縮小回路は
以上のように構成されているので、特に縮小率の大きい
場合に、良好な周波数特性を与えるＬＰＦの次数が高く
なり、回路規模が増大するなどの問題点があった。この
発明は、上記のような問題点の解消を目的としてなされ
たもので、回路規模が小さく縮小率の大きい画像縮小回
路を得ることを目的とする。Since the conventional image reduction circuit is constructed as described above, the order of the LPF that gives good frequency characteristics becomes high and the circuit scale increases especially when the reduction rate is large. There was a problem such as doing. The present invention has been made for the purpose of solving the above problems, and an object thereof is to obtain an image reducing circuit having a small circuit scale and a large reduction ratio.
【００１２】[0012]
【課題を解決するための手段】この発明に係る画像縮小
回路は、帯域制限フィルタを簡単なフィルタの縦続接続
により構成し、各フィルタの間にサブサンプラを設けた
ものである。In the image reduction circuit according to the present invention, a band limiting filter is constituted by a simple cascade connection of filters, and a subsampler is provided between the filters.
【００１３】[0013]
【作用】この発明におけるサブサンプラは、画像縮小処
理の途中で不要になったサンプル値を除去し、その後の
処理におけるメモリ回路を節約する。The subsampler according to the present invention eliminates unnecessary sample values during the image reduction process, and saves the memory circuit in the subsequent process.
【００１４】[0014]
実施例１．以下、この発明の実施例１を図について説明
する。図１において、１１はＬＰＦ、２１はこのＬＰＦ
１１に接続されたサブサンプラ、１２はこのサブサンプ
ラ２１に接続されたＬＰＦ、２２はこのＬＰＦ１２に接
続されたサブサンプラ、１３はこのサブサンプラ２２に
接続されたＬＰＦ、２３はこのＬＰＦ１３に接続された
サブサンプラである。Example 1. Embodiment 1 of the present invention will be described below with reference to the drawings. In FIG. 1, 11 is an LPF and 21 is this LPF.
11 is a sub-sampler, 12 is an LPF connected to this sub-sampler 21, 22 is a sub-sampler connected to this LPF 12, 13 is an LPF connected to this sub-sampler 22, and 23 is a sub-sampler connected to this LPF 13. .
【００１５】図２はＬＰＦ１１〜１３の詳細な構成を示
すブロック図である。ＬＰＦ１１において、１４４、１
４５は縦続に接続された遅延回路、１６５〜１６７は入
力信号および遅延回路１４４、１４５に接続された係数
回路、１８１は係数回路１６５〜１６７の出力の総和を
演算する加算回路である。ＬＰＦ１２、１３の構成はＬ
ＰＦ１１と全く同一である。FIG. 2 is a block diagram showing a detailed structure of the LPFs 11 to 13. In the LPF 11, 144, 1
Reference numeral 45 is a delay circuit connected in cascade, 165 to 167 are coefficient circuits connected to the input signal and delay circuits 144 and 145, and 181 is an adder circuit for calculating the sum of the outputs of the coefficient circuits 165 to 167. LPFs 12 and 13 are L-structured
It is exactly the same as PF11.
【００１６】図１の回路は、ＬＰＦとサブサンプラの組
合せを縦続に３段接続したものであり、この回路は、サ
ブサンプラ２１〜２３が全て２：１の間引きを行うと
き、入力画像を１／８の大きさにする縮小回路となる。The circuit of FIG. 1 has a combination of LPFs and sub-samplers connected in cascade in three stages. When all the sub-samplers 21 to 23 carry out decimation of 2: 1, this circuit produces 1/8 of the input image. It becomes a reduction circuit to make the size of.
【００１７】次に動作について説明する。まず、ＬＰＦ
１１は入力画像信号の周波数を１／２に帯域制限する。
このフィルタは、例えば、（１）式に示した伝達関数を
持つフィルタによって実現できる。サブサンプラ２１は
この信号系列を２：１に間引く。この結果、サブサンプ
ラ２１の出力信号はもとの入力信号に対して、サンプル
数が半分に減少する。Next, the operation will be described. First, LPF
11 limits the frequency of the input image signal to 1/2.
This filter can be realized by, for example, a filter having the transfer function shown in Expression (1). The sub-sampler 21 thins out this signal sequence 2: 1. As a result, the number of samples of the output signal of the subsampler 21 is reduced to half that of the original input signal.
【００１８】ＬＰＦ１２は２：１に間引かれた信号に対
して、さらにその周波数帯域を１／２に制限する。この
フィルタもまた、ＬＰＦ１１と同一の伝達関数を持つも
ので実現できる。ただし、このとき、サンプル遅延は
２：１に間引いた後の信号系列を基準とし、この信号系
列のサンプリング周期を１サンプル遅延とする。サブサ
ンプラ２２はＬＰＦ１２で帯域制限された信号をさらに
２：１に間引く。この結果、サブサンプラ２２の出力
は、もとの入力信号に対して、４：１に間引かれたもの
となる。また、この信号はＬＰＦ１１とＬＰＦ１２によ
り、１／４に帯域制限されている。The LPF 12 further limits the frequency band of the signal thinned out to 2: 1 to 1/2. This filter can also be realized by one having the same transfer function as the LPF 11. However, at this time, the sample delay is based on the signal sequence after thinning out to 2: 1 and the sampling period of this signal sequence is set to one sample delay. The subsampler 22 further thins out the band-limited signal by the LPF 12 to 2: 1. As a result, the output of the subsampler 22 is thinned out by 4: 1 with respect to the original input signal. Further, this signal is band-limited to 1/4 by LPF11 and LPF12.
【００１９】ＬＰＦ１３とサブサンプラ２３は、同様の
処理を再度繰り返し、最終的に１／８に縮小された信号
を得る。The LPF 13 and the subsampler 23 repeat the same processing again to finally obtain a signal reduced to 1/8.
【００２０】サブサンプラ２１〜２３は、実際には次の
クロックが入力されるまでデータを保持できるメモリ回
路などで実現でき、画素の間引きはこの読みだしクロッ
クを１／２の周波数とすることで行える。The sub-samplers 21 to 23 can actually be realized by a memory circuit or the like that can hold data until the next clock is input, and pixels can be thinned out by setting the read clock to 1/2 frequency. .
【００２１】従来例においては、画像信号を１／８に縮
小するのに、例えば（３）式のフィルタを用いた。この
フィルタは連続する１５個のサンプル値が必要なため、
その実現には１４個の遅延回路を要したが、実施例１で
は、同様の処理を行うのに（１）式のフィルタを３個用
いればよく、図２に示すように、全体で６個の遅延回路
があればよい。In the conventional example, for example, the filter of the formula (3) is used to reduce the image signal to 1/8. This filter requires 15 consecutive sample values, so
Although 14 delay circuits were required to realize it, in the first embodiment, three filters of the formula (1) may be used to perform the same processing, and as shown in FIG. The delay circuit of is sufficient.
【００２２】なお、（３）式は（４）式のように因数分
解できるから、従来例と実施例１の間に周波数特性の違
いはない。Since the equation (3) can be factorized like the equation (4), there is no difference in frequency characteristic between the conventional example and the first embodiment.
【００２３】実施例２．実施例１の構成によれば、２の
べき乗など簡単な整数の積に分解できる整数に対して、
その整数分の１に画像を縮小する回路を提供できる。し
かし、より一般的な縮小比に対応するため、この画像縮
小回路の出力段に、サンプル毎にその位相を変えられる
位相変換回路を付加してもよい。Example 2. According to the configuration of the first embodiment, for an integer that can be decomposed into a product of simple integers such as a power of 2,
It is possible to provide a circuit that reduces an image to a fraction of the integer. However, in order to correspond to a more general reduction ratio, a phase conversion circuit capable of changing the phase for each sample may be added to the output stage of the image reduction circuit.
【００２４】図３は位相変換回路を付加した本発明の実
施例２を示すブロック回路図である。図において、ＬＰ
Ｆ１１〜１３、サブサンプラ２１〜２３の構成は図１と
同じである。１００は、サブサンプラ２３に接続された
位相変換回路である。FIG. 3 is a block circuit diagram showing a second embodiment of the present invention to which a phase conversion circuit is added. In the figure, LP
The configurations of F11 to 13 and subsamplers 21 to 23 are the same as those in FIG. Reference numeral 100 is a phase conversion circuit connected to the sub-sampler 23.
【００２５】図４は位相変換回路１００の詳細な一構成
例を示すブロック回路図である。図において、１１０は
遅延回路、１２０〜１２２は遅延回路１１０に接続され
た補間フィルタ、３０は遅延回路１１０の入力および補
間フィルタ１２０〜１２２の出力を切り換えるスイッチ
回路である。FIG. 4 is a block circuit diagram showing a detailed configuration example of the phase conversion circuit 100. In the figure, 110 is a delay circuit, 120 to 122 are interpolation filters connected to the delay circuit 110, and 30 is a switch circuit for switching the input of the delay circuit 110 and the outputs of the interpolation filters 120 to 122.
【００２６】次に動作について説明する。前述のよう
に、サブサンプラ２３からは１／８に縮小された信号系
列が得られている。図４において、遅延回路１１０は、
この信号系列を１サンプル期間遅延させる。そのため、
遅延回路１１０の入出力端には連続する２個のサンプル
値が得られる。図５にこの２個のサンプル値をＡとＥで
示す。補間フィルタ１２０〜１２２はこれらのサンプル
値から線形補間によって、その間のサンプル点における
信号値Ｂ〜Ｄを演算する。スイッチ回路３０はＢ〜Ｅの
サンプル値の中から、位相変換後のサンプリング位置に
最も近いものを選んで出力する。Next, the operation will be described. As described above, the 1 / 8-reduced signal sequence is obtained from the subsampler 23. In FIG. 4, the delay circuit 110 is
This signal sequence is delayed by one sample period. for that reason,
Two consecutive sample values are obtained at the input / output terminals of the delay circuit 110. FIG. 5 shows these two sample values as A and E. The interpolation filters 120 to 122 calculate signal values B to D at sample points between them by linear interpolation from these sample values. The switch circuit 30 selects and outputs the one closest to the sampling position after the phase conversion from the sample values of B to E.
【００２７】図６は、例えば、縮小率が４０：３の場合
のスイッチ回路３０の動作を説明するための図で、図６
（１）は入力画像信号、図６（２）は１／８に縮小され
た信号、図６（３）は４０：３に縮小された信号を示
す。スイッチ回路３０はＴ２の期間にＤ、Ｔ４の期間に
Ｂ、Ｔ５の期間にＥを出力する。Ｔ１とＴ３の期間に選
択されている信号は位相変換回路１００から出力されな
い。この結果、位相変換回路１００からはＤ、Ｂ、Ｅの
サンプル値が順番に出力され、結局、入力信号の４０サ
ンプルに対して３サンプルの割合で信号が得られる。こ
こで、Ｄ、Ｂは厳密に正しい位置にはない。スイッチ回
路３０は、補間フィルタから得られる信号のなかから厳
密な位置に最も近いものを選択する。図３の構成によ
り、およそ１／８から１／１６程度の任意の縮小率でサ
ンプルを間引く画像縮小回路が提供できる。FIG. 6 is a diagram for explaining the operation of the switch circuit 30 when the reduction ratio is 40: 3, for example.
6A shows an input image signal, FIG. 6B shows a signal reduced to 1/8, and FIG. 6C shows a signal reduced to 40: 3. The switch circuit 30 outputs D during the period T2, B during the period T4, and E during the period T5. The signal selected in the period of T1 and T3 is not output from the phase conversion circuit 100. As a result, the phase conversion circuit 100 outputs D, B, and E sample values in order, and finally, a signal is obtained at a ratio of 3 samples to 40 samples of the input signal. Here, D and B are not in exactly the correct positions. The switch circuit 30 selects the signal closest to the exact position from the signals obtained from the interpolation filter. The configuration of FIG. 3 can provide an image reduction circuit that thins out samples at an arbitrary reduction rate of about 1/8 to 1/16.
【００２８】なお、上記実施例２においては、補間フィ
ルタ１２０〜１２２は、連続する２サンプル間の線形補
間としたが、遅延回路を増やしてより厳密な補間フィル
タを構成してもよい。また、補間フィルタの数を増やし
て、より精密な位相変換を行うようにしてもよい。In the second embodiment, the interpolation filters 120 to 122 are linear interpolations between two consecutive samples, but more precise delay filters may be formed by increasing the number of delay circuits. Further, the number of interpolation filters may be increased to perform more precise phase conversion.
【００２９】実施例３．図７は折返し除去用の帯域制限
フィルタを設けた本発明の実施例３を示すブロック回路
図である。図において１４はサブサンプラ２３と位相変
換回路１００の間に接続されたＬＰＦである。Example 3. FIG. 7 is a block circuit diagram showing a third embodiment of the present invention provided with a band limiting filter for removing aliasing. In the figure, 14 is an LPF connected between the sub-sampler 23 and the phase conversion circuit 100.
【００３０】実施例２においては、サブサンプラ２３か
ら出力される信号は周波数帯域がもとの信号の１／８に
制限されており、したがって、位相変換回路１００の付
加により、より大きな縮小率で動作するときは、折返し
妨害が生じる。ＬＰＦ１４はこの折返し成分を除去する
帯域制限フィルタであり、例えば、（１）式の伝達関数
を持つもので構成すると、これにより、信号の帯域は１
／１６に制限されるので、位相変換回路１００による折
返し妨害の発生を防ぐことができる。In the second embodiment, the frequency band of the signal output from the sub-sampler 23 is limited to ⅛ of the original signal. Therefore, by adding the phase conversion circuit 100, the signal can be operated at a larger reduction rate. If you do, there will be interference. The LPF 14 is a band limiting filter that removes the aliasing component. For example, if the LPF 14 is configured with the transfer function of the equation (1), the band of the signal is 1
Since it is limited to / 16, it is possible to prevent the occurrence of aliasing interference by the phase conversion circuit 100.
【００３１】実施例４．図８は折返し除去用の帯域制限
フィルタをバイパスするためのスイッチ回路を設けた本
発明の実施例４を示すブロック回路図である。図におい
て、３１はサブサンプラ２３とＬＰＦ１４の出力を切り
換えるスイッチ回路である。Example 4. FIG. 8 is a block circuit diagram showing a fourth embodiment of the present invention in which a switch circuit for bypassing the band limiting filter for aliasing removal is provided. In the figure, 31 is a switch circuit for switching the outputs of the sub-sampler 23 and the LPF 14.
【００３２】ＬＰＦ１４は、位相変換回路１００で生じ
る折返し成分を除去するためのものであるが、実際には
帯域内の信号もある程度は減衰させるので、特に縮小率
がそれほど大きくない場合に、画像の鮮鋭さが劣化する
ことがある。スイッチ回路３１は縮小率に応じて切り換
えられ、例えば縮小率が√２／８まではＬＰＦ１４をバ
イパスし、それ以上の時ＬＰＦ１４が働くように制御す
る。The LPF 14 is for removing the aliasing component generated in the phase conversion circuit 100. However, since it actually attenuates the signal within the band to some extent, the image of the image is reduced especially when the reduction ratio is not so large. Sharpness may deteriorate. The switch circuit 31 is switched in accordance with the reduction ratio, and bypasses the LPF 14 until the reduction ratio is √2 / 8, for example, and controls so that the LPF 14 works when the reduction ratio is more than √2 / 8.
【００３３】実施例５．図９は折返し除去用の帯域制限
フィルタをバイパスするためのスイッチ回路を設けた本
発明の実施例５を示すブロック回路図である。図におい
て、３２は入力画像信号および、ＬＰＦ１１〜１４、サ
ブサンプラ２１〜２３の出力を切り換えるスイッチ回路
である。Example 5. FIG. 9 is a block circuit diagram showing a fifth embodiment of the present invention in which a switch circuit for bypassing the band limiting filter for aliasing removal is provided. In the figure, reference numeral 32 is a switch circuit for switching the input image signal and the outputs of the LPFs 11-14 and the sub-samplers 21-23.
【００３４】スイッチ回路３２は、縮小率が１／２未満
の時は入力画像信号またはＬＰＦ１１の出力を選択し、
縮小率が１／２〜１／４の時はサブサンプラ２１または
ＬＰＦ１２の出力を選択し、縮小率が１／４〜１／８の
時はサブサンプラ２２またはＬＰＦ１３の出力を選択
し、縮小率が１／８以上の時はサブサンプラ２３または
ＬＰＦ１４の出力を選択する。ＬＰＦを通過させるかど
うかは、折返し妨害と鮮鋭度とのトレードオフにより決
定するが、例えば、縮小率が√２／２までは入力信号、
√２／２〜１／２ではＬＰＦ１１の出力を選択するなど
のようにすればよい。図９の構成により、縮小率が１か
らおよそ１／１６までの自由な値に対応する画像縮小回
路が実現できる。The switch circuit 32 selects the input image signal or the output of the LPF 11 when the reduction ratio is less than 1/2,
When the reduction rate is 1/2 to 1/4, the output of the sub sampler 21 or the LPF 12 is selected, and when the reduction rate is 1/4 to 1/8, the output of the sub sampler 22 or the LPF 13 is selected, and the reduction rate is 1 When / 8 or more, the output of the subsampler 23 or the LPF 14 is selected. Whether or not to pass the LPF is determined by a trade-off between the aliasing interference and the sharpness. For example, when the reduction ratio is up to √2 / 2, the input signal,
In 2/2 to 1/2, the output of the LPF 11 may be selected. With the configuration shown in FIG. 9, it is possible to realize an image reduction circuit corresponding to a free reduction rate of 1 to about 1/16.
【００３５】なお、上記各実施例では、縦続接続される
フィルタの特性は全て同一としたが、それぞれ異なる特
性を持つもので構成してもよい。さらに、信号の間引き
率は各段毎に異なっていてもよい。また、上記各実施例
では、信号処理の方向については特に断わらなかった
が、画面の水平、垂直いずれの方向に対しても同様の効
果を奏する。In each of the above embodiments, the characteristics of the cascade-connected filters are all the same, but they may have different characteristics. Further, the decimation rate of the signal may be different for each stage. Further, in each of the above-described embodiments, the direction of signal processing is not particularly specified, but the same effect can be obtained in both horizontal and vertical directions of the screen.
【００３６】[0036]
【発明の効果】以上のように、この発明によれば帯域制
限フィルタを簡単なフィルタの縦続接続により構成し、
各フィルタの間にサブサンプラを設けて、処理の途中で
不要になったサンプル値を除去するようにしたので、メ
モリ回路を節約でき、回路規模の小さい画像縮小回路が
得られる効果がある。As described above, according to the present invention, the band limiting filter is configured by a simple cascade connection of filters,
Since the sub-sampler is provided between each filter to remove unnecessary sample values in the middle of the processing, the memory circuit can be saved and an image reduction circuit having a small circuit scale can be obtained.
【図１】この発明の実施例１による画像縮小回路を示す
ブロック回路図である。FIG. 1 is a block circuit diagram showing an image reduction circuit according to a first embodiment of the present invention.
【図２】実施例１の詳細な構成を示すブロック回路図で
ある。FIG. 2 is a block circuit diagram showing a detailed configuration of the first embodiment.
【図３】この発明の実施例２による画像縮小回路を示す
ブロック回路図である。FIG. 3 is a block circuit diagram showing an image reduction circuit according to a second embodiment of the present invention.
【図４】実施例２の位相変換回路を示すブロック回路図
である。FIG. 4 is a block circuit diagram showing a phase conversion circuit according to a second embodiment.
【図５】実施例２における位相変換回路の動作を示す説
明図である。FIG. 5 is an explanatory diagram showing the operation of the phase conversion circuit according to the second embodiment.
【図６】実施例２における位相変換回路の他の動作を示
す説明図である。FIG. 6 is an explanatory diagram showing another operation of the phase conversion circuit in the second embodiment.
【図７】この発明の実施例３による画像縮小回路を示す
ブロック回路図である。FIG. 7 is a block circuit diagram showing an image reduction circuit according to a third embodiment of the present invention.
【図８】この発明の実施例４による画像縮小回路を示す
ブロック回路図である。FIG. 8 is a block circuit diagram showing an image reduction circuit according to a fourth embodiment of the present invention.
【図９】この発明の実施例５による画像縮小回路を示す
ブロック回路図である。FIG. 9 is a block circuit diagram showing an image reduction circuit according to a fifth embodiment of the present invention.
【図１０】従来例による画像縮小回路を示すブロック回
路図である。FIG. 10 is a block circuit diagram showing an image reduction circuit according to a conventional example.
【図１１】従来例の帯域制限フィルタの構成を示すブロ
ック回路図である。FIG. 11 is a block circuit diagram showing a configuration of a conventional band limiting filter.
１０〜１４ 帯域制限フィルタ ２０〜２３ サブサンプラ ３０〜３２ スイッチ回路 １００ 位相変換回路 １１０ 遅延回路 １２０〜１２２ 補間フィルタ １３０〜１４９ 遅延回路 １５０〜１７３ 係数回路 １８０〜１８３ 加算回路 10-14 Band limiting filter 20-23 Subsampler 30-32 Switch circuit 100 Phase conversion circuit 110 Delay circuit 120-122 Interpolation filter 130-149 Delay circuit 150-173 Coefficient circuit 180-183 Adder circuit
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 1/393 4226−5Ｃ Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location H04N 1/393 4226-5C
Claims (4)
域を１／Ｎ（Ｎは２以上の整数）に制限する帯域制限手
段と、この帯域制限手段の出力信号を１／Ｎに間引くサ
ブサンプル手段とをＰ段（Ｐは２以上の整数）縦続接続
してなる画像縮小回路。1. A band limiting means for limiting a frequency band of a digitized image signal to 1 / N (N is an integer of 2 or more), and a sub-sampling means for thinning out an output signal of the band limiting means to 1 / N. An image reduction circuit in which P and P are cascade-connected (P is an integer of 2 or more).
に、信号系列のサンプル位相をサンプル毎に独立に変更
する位相変換手段を付加してなる画像縮小回路。2. An image reduction circuit comprising the output stage of the image reduction circuit according to claim 1 and a phase conversion means for independently changing the sample phase of the signal sequence for each sample.
に、折返し除去用の帯域制限フィルタと、このフィルタ
の出力信号系列のサンプル位相をサンプル毎に独立に変
更する位相変換手段を付加してなる画像縮小回路。3. An output stage of the image reduction circuit according to claim 1, wherein a band limiting filter for removing aliasing and a phase conversion means for independently changing the sample phase of the output signal sequence of this filter are added for each sample. Image reduction circuit.
に、折返し除去用の帯域制限フィルタと、このフィルタ
の出力信号系列のサンプル位相をサンプル毎に独立に変
更する位相変換手段と、前記折返し除去用帯域制限フィ
ルタの入力信号と出力信号を切り換えて出力するスイッ
チ手段を付加してなる画像縮小回路。4. An output stage of the image reduction circuit according to claim 1, wherein a band limiting filter for eliminating aliasing, phase conversion means for independently changing the sample phase of the output signal sequence of this filter for each sample, An image reduction circuit comprising switch means for switching and outputting an input signal and an output signal of a band-limiting filter for aliasing removal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5005837A JPH06214552A (en) | 1993-01-18 | 1993-01-18 | Picture reducing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5005837A JPH06214552A (en) | 1993-01-18 | 1993-01-18 | Picture reducing circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06214552A true JPH06214552A (en) | 1994-08-05 |
Family
ID=11622147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5005837A Pending JPH06214552A (en) | 1993-01-18 | 1993-01-18 | Picture reducing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06214552A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007274260A (en) * | 2006-03-31 | 2007-10-18 | Sharp Corp | Signal processing circuit |
| JP2010244184A (en) * | 2009-04-02 | 2010-10-28 | Seiko Epson Corp | Video processing device and video processing method |
-
1993
- 1993-01-18 JP JP5005837A patent/JPH06214552A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007274260A (en) * | 2006-03-31 | 2007-10-18 | Sharp Corp | Signal processing circuit |
| JP2010244184A (en) * | 2009-04-02 | 2010-10-28 | Seiko Epson Corp | Video processing device and video processing method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4674125A (en) | Real-time hierarchal pyramid signal processing apparatus | |
| JP3160675B2 (en) | Sample data interpolator | |
| KR100190796B1 (en) | Picture element number converter | |
| EP0665696A2 (en) | Digital video signal processing device and tv camera device arranged to use it | |
| US5559905A (en) | Digital image resizing apparatus | |
| JPH0771224B2 (en) | Device for performing non-linear processing on digital signals | |
| US5821884A (en) | Sampling rate conversion method and apparatus utilizing an area effect correlation method | |
| JPH06214552A (en) | Picture reducing circuit | |
| EP1074089B1 (en) | Cascading of up conversion and down conversion | |
| JP3322030B2 (en) | Sampling rate converter | |
| JPH05327409A (en) | Rate conversion method and its conversion circuit | |
| KR20030043665A (en) | Digital sample frequency converter | |
| US5440593A (en) | Combined aligner blender | |
| JP3468677B2 (en) | Frequency converter | |
| JPH0640616B2 (en) | Digital filter-frequency characteristic converter | |
| JP3243831B2 (en) | FIR type filter | |
| JP3104353B2 (en) | Full reconstruction filter | |
| JPH06350397A (en) | Interpolation circuit and electronic zoom equipment provided with it | |
| JPH0611098B2 (en) | Digital Filter | |
| JPS6326119A (en) | Sampling frequency converting circuit | |
| KR930009147B1 (en) | Quadruture mirror filter | |
| JP4688249B2 (en) | Image sample number conversion apparatus and method | |
| JP3387122B2 (en) | Image special effects device | |
| JPH0666636B2 (en) | Digital filter device | |
| JPH09163225A (en) | Video image special effect device |