JP3322030B2 - Sampling rate converter - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、例えばビデオ信号やオ
ーディオ信号処理の技術分野で用いられるサンプリング
レート変換装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a sampling rate converter used, for example, in the technical field of video signal and audio signal processing.

【０００２】[0002]

【従来の技術】従来、入力信号のサンプリング周波数を
ｎ／ｍ倍に変換するサンプリングレート変換装置として
は、例えば、春日正男著「ＡＶ・ＯＡ用ディジタル信号
処理」，ｐｐ．１６０−１６２，１９９１年４月２５
日，（株）昭晃堂発行、に記載されたものが知られてい
る。2. Description of the Related Art Conventionally, as a sampling rate converter for converting a sampling frequency of an input signal to n / m times, for example, Masao Kasuga, "Digital Signal Processing for AV and OA", pp. 157-181, pp. 157-157, and the like. 160-162, April 25, 1991
JP, Sho, published by Shokodo Co., Ltd. is known.

【０００３】図１２はこのようなのサンプリングレート
変換装置の基本構成を示すブロック図である。このサン
プリングレート変換装置は、サンプリング周波数ｆ１の
入力信号をサンプリング周波数がｆ２（＝ｎｆ１／ｍ）
の出力信号に変換するものであって、サンプリングレー
ト増加回路３１とローパスフィルタ３２とサンプリング
レート減少回路３３から構成されている。FIG. 12 is a block diagram showing a basic configuration of such a sampling rate converter. This sampling rate converter converts an input signal having a sampling frequency f1 into a signal having a sampling frequency f2 (= nf1 / m).
And comprises a sampling rate increasing circuit 31, a low-pass filter 32, and a sampling rate decreasing circuit 33.

【０００４】サンプリングレート増加回路３１は入力信
号の各データ間に（ｎ−１）個の０データを挿入してサ
ンプリング周波数がｎｆ１のデータに変換する。ローパ
スフィルタ３２は周波数がｎｆ１のクロックで動作し、
基本周波数（０≦ｆ≦ｆ１／２）以外の周波数帯域を除
去して折り返し歪みを防止するものである。そして、サ
ンプリングレート減少回路３３はローパスフィルタ３２
の出力をｍ個に１個抜き出すことにより、サンプリング
周波数がｎｆ１／ｍ＝ｆ２の出力データを得るものであ
る。A sampling rate increasing circuit 31 inserts (n-1) pieces of 0 data between each data of an input signal and converts the data into data having a sampling frequency of nf1. The low-pass filter 32 operates with a clock having a frequency of nf1,
The frequency band other than the fundamental frequency (0 ≦ f ≦ f1 / 2) is removed to prevent aliasing distortion. The sampling rate reducing circuit 33 is provided with a low-pass filter 32.
By extracting one of the outputs from m, output data with a sampling frequency of nf1 / m = f2 is obtained.

【０００５】[0005]

【発明が解決しようとする課題】しかしながら、前記従
来のサンプリングレート変換装置には下記（１）〜
（３）のような問題点があった。 （１）周波数ｆ１、ｎｆ１、ｆ２という３種類のシステ
ムクロックが必要であるため、クロックジッター等の影
響を受けやすい。However, the above-mentioned conventional sampling rate converter has the following (1) to (5).
There was a problem as described in (3). (1) Since three types of system clocks of frequencies f1, nf1, and f2 are required, they are easily affected by clock jitter and the like.

【０００６】（２）システムクロックの周波数が高くな
ると回路動作が不安定となる要素となる。特に、ビデオ
信号処理におけるサンプリング周波数は十数ＭＨｚにな
るので、サンプリングレートを数倍に増加する場合には
システムクロック周波数が高くなるので、不具合が起こ
る。また、システムクロック周波数が高いと消費電力も
大きくなる。(2) When the frequency of the system clock increases, the circuit operation becomes an unstable factor. In particular, since the sampling frequency in video signal processing is more than ten MHz, if the sampling rate is increased several times, the system clock frequency becomes higher, which causes a problem. Also, when the system clock frequency is high, the power consumption also increases.

【０００７】（３）回路規模が大きくなる。 本発明は前記（１）〜（３）の問題点を全て解消するこ
とができるサンプリングレート変換装置を提供すること
を目的とする。(3) The circuit scale becomes large. An object of the present invention is to provide a sampling rate conversion device capable of solving all of the problems (1) to (3).

【０００８】[0008]

【課題を解決するための手段】前記課題を解決するため
に、本発明は、入力信号のサンプリング周波数をｎ／ｍ
倍に変換するサンプリングレート変換装置において、入
力信号のサンプリング周波数で動作し、並列処理により
仮想的にオーバーサンプリングを行い、かつフィルタリ
ングを行う複数出力のプリフィルタ装置と、この複数出
力を所望の順序で選択するスイッチング手段と、スイッ
チング手段の出力を入力信号のサンプリング周波数で書
き込み、出力信号のサンプリング周波数で読み出しを行
う一時蓄積手段と、一時蓄積手段から読み出したデータ
と補間係数の積和演算を行なう手段とを有する補間フィ
ルタ装置とを備えることを特徴とするものである。In order to solve the above-mentioned problems, the present invention provides an input signal having a sampling frequency of n / m.
In a sampling rate conversion device that performs double conversion, a pre-filter device that operates at the sampling frequency of the input signal, virtually performs oversampling by parallel processing, and performs filtering, and a plurality of outputs in a desired order A switching means for selecting, a temporary storage means for writing the output of the switching means at the sampling frequency of the input signal and reading at the sampling frequency of the output signal, and a means for performing a product-sum operation of the data read from the temporary storage means and the interpolation coefficient And an interpolation filter device having the following.

【０００９】また、本発明は、前記プリフィルタの係数
を左右対称に選定すると共に、左右対称の係数を乗算す
る乗算器を共用することにより回路規模を抑えるように
構成した。In the present invention, the coefficients of the pre-filter are selected symmetrically and the circuit size is reduced by sharing a multiplier for multiplying the symmetrical coefficients.

【００１０】さらに、本発明は、入力データのビットを
シフトする回路と加減算回路とを設けることによりプリ
フィルタにおける乗算器を共用して回路規模を抑えるよ
うに構成した。Further, the present invention is configured such that a circuit for shifting bits of input data and an addition / subtraction circuit are provided to share a multiplier in a pre-filter, thereby reducing the circuit scale.

【００１１】[0011]

【作用】本発明によれば、プリフィルタ装置は入力信号
のサンプリング周波数のみで仮想的なオーバーサンプリ
ングとフィルタリングを行う。また、補間フィルタ装置
は、サンプリングクロックの乗り換えに必要な順序に応
じてプリフィルタ装置の出力を選択し、一時蓄積手段に
対して入力信号のサンプリング周波数で書き込み、出力
信号のサンプリング周波数で読み出しを行った後、補間
係数の積和演算を行なうことによりサンプリングレート
を変換した出力信号を得る。According to the present invention, the prefilter device performs virtual oversampling and filtering only at the sampling frequency of the input signal. Further, the interpolation filter device selects the output of the pre-filter device in accordance with the order necessary for changing the sampling clock, writes the input signal to the temporary storage means at the sampling frequency of the input signal, and reads the output at the sampling frequency of the output signal. After that, an output signal whose sampling rate is converted is obtained by performing a product-sum operation of the interpolation coefficients.

【００１２】[0012]

【実施例】以下図面を参照しながら本発明の実施例につ
いて詳細に説明する。図１は本発明の一実施例の構成を
示す図である。本実施例のサンプリングレート変換装置
はプリフィルタ装置１と補間フィルタ装置２から構成さ
れている。プリフィルタ装置１は、第１のサブフィルタ
３と第２のサブフィルタ４で並列処理を行ない、２倍の
オーバーサンプリングとフィルタリングを実現してい
る。このプリフィルタ装置により、サンプリングクロッ
クの乗り換え時に起こる折り返し歪みの原因となる周波
数成分を除去する。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a diagram showing the configuration of one embodiment of the present invention. The sampling rate conversion device according to the present embodiment includes a pre-filter device 1 and an interpolation filter device 2. The pre-filter device 1 performs parallel processing with the first sub-filter 3 and the second sub-filter 4 to realize double oversampling and filtering. This pre-filter device removes a frequency component that causes aliasing that occurs when the sampling clock is switched.

【００１３】この原理について対称係数の６タップのフ
ィルタの例を説明する。図２の（ａ）は左に入力信号を
右に係数を示している。まず、入力信号のデータ間に０
を挿入してオーバーサンプリングを行い、図２の（ａ）
の係数をもってフィルタリングを行う。その結果は図２
の（ｂ）に示すように、Ｋ１Ｄ０＋Ｋ３Ｄ１＋Ｋ５Ｄ
２、Ｋ０Ｄ０＋Ｋ２Ｄ１＋Ｋ４Ｄ２、Ｋ１Ｄ１＋Ｋ３Ｄ
２＋Ｋ５Ｄ３、Ｋ０Ｄ１＋Ｋ２Ｄ２＋Ｋ４Ｄ３、・・・
となる。An example of a 6-tap filter having a symmetric coefficient will be described with respect to this principle. FIG. 2A shows an input signal on the left and coefficients on the right. First, 0 between data of the input signal.
Is inserted to perform oversampling, and FIG.
Filtering is performed using the coefficient of The result is shown in FIG.
(B), K1D0 + K3D1 + K5D
2, K0D0 + K2D1 + K4D2, K1D1 + K3D
2 + K5D3, K0D1 + K2D2 + K4D3,...
Becomes

【００１４】演算に用いられた係数に着目すると、デー
タひとつ置きに演算に用いられた係数の組合せが一定で
ある。この例ではＫ０，Ｋ２，Ｋ４とＫ１，Ｋ３，Ｋ５
の組合せである。Focusing on the coefficients used in the calculation, the combination of the coefficients used in the calculation is constant every other data. In this example, K0, K2, K4 and K1, K3, K5
It is a combination of

【００１５】このように使用する係数が固定の組合せな
ら、図２の（ｃ）に示すように２つのフィルタに分ける
ことが出来る。分けられたそれぞれのフィルタをサブフ
ィルタと呼ぶことにする。なお、図示の便宜上、図２の
（ｃ）の２つのフィルタの出力データを時間的にずらし
て記載したが、実際には時間的に一致している。ここで
は、サブフィルタの出力をそのまま出力をしているので
システムクロックは１種類、つまり、入力信号のサンプ
リング周波数ｆ１のみで動作している。このように本実
施例では、入力データを２つのサブフィルタで処理する
ことにより仮想的に２倍のオーバーサンプリングを実現
している。一般に、ｎ倍オーバーサンプリング時にはｎ
個のサブフィルタを設ければよい。If the coefficient used is a fixed combination, it can be divided into two filters as shown in FIG. 2C. Each of the divided filters is called a sub-filter. For convenience of illustration, the output data of the two filters in FIG. 2 (c) are shown shifted in time, but actually coincide in time. Here, since the output of the sub-filter is output as it is, only one type of system clock, that is, the system clock operates at the sampling frequency f1 of the input signal. As described above, in the present embodiment, double oversampling is virtually realized by processing the input data with the two sub-filters. Generally, at the time of n times oversampling, n
The number of sub-filters may be provided.

【００１６】また、本実施例ではサブフィルタの構成に
回路規模削減のための工夫がなされている。まず、係数
が左右対称なのでフィルタ構成を転置型にして図３のよ
うに同値係数の乗算器２１〜２３を共用している。ま
た、係数が固定値なので２進数の特徴を活かして係数の
分解を行ない、共通の数を作ることで乗算器内部の共用
化を計ることができる。例えば、図４の（ａ）に示すよ
うに演算に用いる係数が−３、５、２７であるとする。
データをＤとすれば、演算は−３Ｄ、５Ｄ、２７Ｄを求
めることである。ここで係数の分解を行なうと、５Ｄは
（８−３）Ｄ、２７Ｄは（３２−５）Ｄと表せる。よっ
て、図４の（ｂ）に示すように−３Ｄは５Ｄの演算に利
用できるし、５Ｄは２７Ｄの演算に利用できる。このよ
うに乗算器の内部を共用にすることとで回路規模を抑え
ている。In the present embodiment, the configuration of the sub-filter is devised to reduce the circuit scale. First, since the coefficients are symmetrical, the filter configuration is transposed and the multipliers 21 to 23 having the same coefficient are shared as shown in FIG. In addition, since the coefficient is a fixed value, the characteristic of the binary number is utilized to decompose the coefficient to create a common number, so that the inside of the multiplier can be shared. For example, assume that the coefficients used for the calculation are -3, 5, and 27 as shown in FIG.
Assuming that the data is D, the operation is to obtain -3D, 5D, and 27D. Here, when the coefficients are decomposed, 5D can be expressed as (8-3) D and 27D can be expressed as (32-5) D. Therefore, as shown in FIG. 4B, -3D can be used for 5D calculation, and 5D can be used for 27D calculation. Thus, the circuit scale is suppressed by sharing the inside of the multiplier.

【００１７】再び図１に戻って説明をする。補間フィル
タ装置２においては、スイッチング装置５により、第
１，第２のサブフィルタ３，４からの２つの出力からサ
ンプリングクロックを乗り換える順序に応じて補間に必
要なデータの選択を行なっている。ここではスイッチン
グ回路８〜１０は２つの入力から連続した３つのデータ
を選んで次の第１〜第３のＦＩＦＯ１１〜１３へ出力し
ている。プリフィルタ装置１からのデータは交互に２つ
の系で送りだしているので、３つの連続したデータを選
択するには１段のフリップフロップ回路６，７を必要と
する。これらのフリップフロップ回路６，７及びスイッ
チング回路８〜１０は入力信号のサンプリング周波数と
同じｆ１のクロックで動作する。Returning to FIG. 1, the description will be continued. In the interpolation filter device 2, data necessary for interpolation is selected by the switching device 5 from the two outputs from the first and second sub-filters 3 and 4 in accordance with the order in which the sampling clock is changed. Here, the switching circuits 8 to 10 select three continuous data from the two inputs and output the data to the next first to third FIFOs 11 to 13. Since the data from the pre-filter device 1 is alternately sent out by two systems, one-stage flip-flop circuits 6 and 7 are required to select three continuous data. The flip-flop circuits 6 and 7 and the switching circuits 8 to 10 operate with a clock having the same f1 as the sampling frequency of the input signal.

【００１８】このようにしてスイッチング装置５により
選択されたデータは、第１〜第３のＦＩＦＯ１１〜１３
を経て乗算器１４〜１６へ送られる。ここで第１〜第３
のＦＩＦＯ１１〜１３に対する書き込みは周波数ｆ１の
クロックで行われ、読み出しは周波数ｆ２のクロックで
行われる。第１〜第３のＦＩＦＯ１１〜１３から読み出
されたデータは、乗算器１４〜１６において補間係数が
乗算され、その出力が加算器１７により加算されて、補
間処理の行われたサンプリング周波数がｆ２のデータと
して出力される。The data selected by the switching device 5 as described above is stored in the first to third FIFOs 11 to 13.
Are sent to multipliers 14 to 16. Here, the first to third
The writing to the FIFOs 11 to 13 is performed by the clock of the frequency f1, and the reading is performed by the clock of the frequency f2. The data read from the first to third FIFOs 11 to 13 are multiplied by interpolation coefficients in multipliers 14 to 16, and the outputs thereof are added by an adder 17. Is output as data.

【００１９】次に入力信号のサンプリング周波数ｆ１に
対して出力信号のサンプリング周波数ｆ２が、ｆ２＝３
ｆ１／４の場合について、補間フィルタ装置２の動作を
説明する。Next, the sampling frequency f2 of the output signal is f2 = 3 with respect to the sampling frequency f1 of the input signal.
The operation of the interpolation filter device 2 in the case of f1 / 4 will be described.

【００２０】図５にこの場合の乗算器１４〜１６及び加
算器１７の動作を示す。前記したように、プリフィルタ
装置１で２倍のオーバーサンプリングを行っているの
で、図５の入力データＸ１，Ｘ２，Ｘ３，・・・と出力
データＹ１，Ｙ２，Ｙ３，・・・とは８：３の関係にあ
る。そして、網掛けした補間係数が用いられる。FIG. 5 shows the operation of the multipliers 14 to 16 and the adder 17 in this case. As described above, since the pre-filter device 1 performs double oversampling, the input data X1, X2, X3,... And the output data Y1, Y2, Y3,. : 3. Then, the shaded interpolation coefficient is used.

【００２１】すなわち、Ｙ１＝ｋ３・Ｘ１＋ｋ０・ｘ２
＋ｋ−３・Ｘ３、Ｙ２＝ｋ２・Ｘ４＋ｋ−１・Ｘ５、Ｙ
３＝ｋ１・Ｘ７＋ｋ−２・Ｘ８、Ｙ４＝ｋ３・Ｘ９＋ｋ
０・ｘ１０＋ｋ−３・Ｘ１１、Ｙ５＝ｋ２・Ｘ１２＋ｋ
−１・Ｘ１３である。ここで、Ｙ２とＹ４は、入力デー
タ間に等間隔で２個ずつ挿入された零点（データ０）の
タイミングで出力されている。That is, Y1 = k3.X1 + k0.x2
+ K−3 · X3, Y2 = k2 · X4 + k−1 · X5, Y
3 = k1 · X7 + k−2 · X8, Y4 = k3 · X9 + k
0 · x10 + k−3 · X11, Y5 = k2 · X12 + k
−1 · X13. Here, Y2 and Y4 are output at the timing of zero points (data 0) inserted two at a regular interval between input data.

【００２２】図６に図５の入力データ、補間係数、及び
出力データの対応関係を示す。この図からわかるよう
に、サンプリング周波数が４：３の場合、係数の組合せ
は３通りである。FIG. 6 shows the correspondence between the input data, the interpolation coefficients, and the output data in FIG. As can be seen from this figure, when the sampling frequency is 4: 3, there are three combinations of coefficients.

【００２３】次に、図７〜図１１を参照しながら、図５
及び図６の動作を実現する場合のスイッチング回路８〜
１０について説明する。図７のように入力１からデータ
がＸ１、Ｘ３、Ｘ５、入力２からはデータがＸ２、Ｘ
４、Ｘ６と交互に入力される。これに対して、第１〜第
３のＦＩＦＯに必要なデータは図８のようになるから、
１段目に示す補間に必要なデータはＸ１、Ｘ２、Ｘ３で
図９のようにデータの選択をすればよい。次に補間に必
要なデータはＸ４、Ｘ５、０であるから、図１０のよう
に選択し、その次は図１１のように選択すればよい。こ
れで図６の出力データＹ１〜Ｙ３の演算に必要な入力デ
ータが第１〜第３のＦＩＦＯへ送られる。以下同様にし
て、Ｙ４以後の出力データの演算に必要な入力データを
第１〜第３のＦＩＦＯへ送ることができる。このように
して補間に必要なデータの選択を実現している。Next, referring to FIGS. 7 to 11, FIG.
And a switching circuit 8 to realize the operation of FIG.
10 will be described. As shown in FIG. 7, data from input 1 is X1, X3, X5, and data from input 2 is X2, X
4 and X6 are input alternately. On the other hand, data necessary for the first to third FIFOs is as shown in FIG.
The data necessary for the interpolation shown in the first stage may be selected from X1, X2, and X3 as shown in FIG. Next, since the data required for interpolation is X4, X5, and 0, the data may be selected as shown in FIG. 10, and then the data may be selected as shown in FIG. As a result, input data necessary for calculating the output data Y1 to Y3 in FIG. 6 is sent to the first to third FIFOs. In a similar manner, input data necessary for calculating output data after Y4 can be sent to the first to third FIFOs. In this way, selection of data necessary for interpolation is realized.

【００２４】このように本実施例では周波数がｆ１とｆ
２の２種類のシステムクロックでサンプリングレート変
換装置が動作し、サブフィルタの乗算器を共用すること
により回路が小規模で実現できる。As described above, in this embodiment, the frequencies are f1 and f
The sampling rate converter operates with the two types of system clocks (2), and the circuit can be implemented on a small scale by sharing the multiplier of the sub-filter.

【００２５】[0025]

【発明の効果】以上説明したように、本発明によれば以
下のような効果が得られる。 （１）２種類のシステムクロックのみで動作可能であ
る。 （２）プリフィルタ装置でデータ０を挿入するときに、
システムクロック周波数を上げないので、システムの動
作が安定し、消費電力も抑えることが出来る。 （３）並列処理をするサブフィルタで共用できる部分が
あるので、回路規模を抑えることが出来る。As described above, according to the present invention, the following effects can be obtained. (1) Operation is possible only with two types of system clocks. (2) When data 0 is inserted by the pre-filter device,
Since the system clock frequency is not increased, the operation of the system is stabilized and the power consumption can be suppressed. (3) Since there is a portion that can be shared by sub-filters that perform parallel processing, the circuit scale can be reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明を適用したサンプリングレート変換装置
の構成を示すブロック図である。FIG. 1 is a block diagram illustrating a configuration of a sampling rate conversion device to which the present invention has been applied.

【図２】図１のプリフィルタ装置における並列処理の説
明図である。FIG. 2 is an explanatory diagram of parallel processing in the pre-filter device of FIG.

【図３】転置型プリフィルタの説明図の構成を示す図で
ある。FIG. 3 is a diagram showing a configuration of an explanatory diagram of a transposition type prefilter.

【図４】プリフィルタにおける乗算器の共用化の説明図
である。FIG. 4 is an explanatory diagram of sharing a multiplier in a prefilter.

【図５】補間フィルタ装置における乗算器と加算器の動
作を説明する図である。FIG. 5 is a diagram illustrating operations of a multiplier and an adder in the interpolation filter device.

【図６】入力データ、補間係数、及び出力データの対応
関係を示す図である。FIG. 6 is a diagram showing a correspondence relationship between input data, interpolation coefficients, and output data.

【図７】補間フィルタ装置におけるスイッチング回路の
動作を説明する図である。FIG. 7 is a diagram illustrating the operation of the switching circuit in the interpolation filter device.

【図８】スイッチング回路からＦＩＦＯに出力すべきデ
ータを示す図である。FIG. 8 is a diagram showing data to be output from a switching circuit to a FIFO.

【図９】スイッチング回路の選択状態の一状態を示す図
である。FIG. 9 is a diagram illustrating one state of a selection state of the switching circuit.

【図１０】図９に続くスイッチの選択状態を示す図であ
る。FIG. 10 is a diagram showing a selection state of a switch following FIG. 9;

【図１１】図１０に続くスイッチの選択状態を示す図で
ある。FIG. 11 is a diagram illustrating a selection state of a switch following FIG. 10;

【図１２】従来のサンプリングレート変換装置の構成の
一例を示すブロック図である。FIG. 12 is a block diagram illustrating an example of a configuration of a conventional sampling rate conversion device.

【符号の説明】[Explanation of symbols]

１…プリフィルタ装置、２，３…サブフィルタ、４…ス
イッチング装置、１１〜１３…第１〜第３のＦＩＦＯ、
１４〜１６，２１〜２３…乗算器、１７…加算器DESCRIPTION OF SYMBOLS 1 ... Pre-filter device, 2, 3 ... Sub-filter, 4 ... Switching device, 11-13 ... 1st-3rd FIFO,
14-16, 21-23 ... multiplier, 17 ... adder

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 入力信号のサンプリング周波数をｎ／ｍ
倍に変換するサンプリングレート変換装置において、 （ａ）入力信号のサンプリング周波数で動作し、並列処
理により仮想的にオーバーサンプリングを行い、かつフ
ィルタリングを行う複数出力のプリフィルタ装置と、 （ｂ）該複数出力を所望の順序で選択するスイッチング
手段と、該スイッチング手段の出力を入力信号のサンプ
リング周波数で書き込み、出力信号のサンプリング周波
数で読み出しを行う一時蓄積手段と、該一時蓄積手段か
ら読み出したデータと補間係数の積和演算を行なう手段
とを有する補間フィルタ装置と、を備えることを特徴と
するサンプリングレート変換装置。1. A sampling frequency of an input signal is n / m.
(A) a multi-output pre-filter device that operates at the sampling frequency of the input signal, virtually performs oversampling by parallel processing, and performs filtering; Switching means for selecting outputs in a desired order; temporary storage means for writing the output of the switching means at the sampling frequency of the input signal and reading at the sampling frequency of the output signal; and interpolating the data read from the temporary storage means An interpolation filter device having means for performing a product-sum operation of coefficients. 【請求項２】 プリフィルタの係数を左右対称に選定す
ると共に、該左右対称の係数を乗算する乗算器を共用し
た請求項１記載のサンプリングレート変換装置。2. The sampling rate converter according to claim 1, wherein the coefficients of the pre-filter are selected symmetrically and a multiplier for multiplying the symmetrical coefficients is shared. 【請求項３】 入力データのビットをシフトする回路と
加減算回路とを設けることにより乗算器を共用した請求
項１又は２記載のサンプリングレート変換装置。3. The sampling rate converter according to claim 1, wherein a multiplier is shared by providing a circuit for shifting a bit of the input data and an addition / subtraction circuit.