JPH0611098B2 - Digital Filter - Google Patents
Digital FilterInfo
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- JPH0611098B2 JPH0611098B2 JP22911884A JP22911884A JPH0611098B2 JP H0611098 B2 JPH0611098 B2 JP H0611098B2 JP 22911884 A JP22911884 A JP 22911884A JP 22911884 A JP22911884 A JP 22911884A JP H0611098 B2 JPH0611098 B2 JP H0611098B2
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- register
- output
- filter
- series data
- time series
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、例えば高品位テレビジョンの帯域圧縮に用
いて好適なディジタルフィルタに関する。The present invention relates to a digital filter suitable for use in band compression of, for example, high definition television.
走査線の数を増加し、解像度の向上がはかられた高品位
テレビジョンが知られている。この高品位テレビジョン
の信号の帯域は広く、標準テレビジョンの信号帯域の例
えば約４倍である。このため、伝送を行う時には、帯域
圧縮を行い、伝送帯域を狭める必要がある。帯域圧縮の
方法は、一例として、以下に述べる方法が提案されてい
る。A high-definition television is known in which the number of scanning lines is increased and the resolution is improved. The high-definition television signal has a wide bandwidth, which is, for example, about four times the standard television signal bandwidth. Therefore, when transmitting, it is necessary to perform band compression to narrow the transmission band. As a band compression method, the following method has been proposed as an example.
つまり、静止領域の画像は静止画であるから、フレーム
毎にデータは同じである。そこで、静止領域ではフレー
ム毎に標本格子をずらして一部の画素データのみを送出
することにより帯域圧縮を行い、受信機側でこの画素デ
ータをメモリに貯え、メモリから読出された出力により
画像を再現する。動領域では静止領域と同様に画像を伝
送することはできないので、動領域ではフレーム内のデ
ータを帯域制限してデータを間引送出し、受信機側で補
間フィルタを用いることによって画像を再現するように
なされている。That is, since the image in the still area is a still image, the data is the same for each frame. Therefore, in the stationary area, band compression is performed by shifting the sample grid for each frame and sending out only part of the pixel data, and this pixel data is stored in the memory on the receiver side, and an image is read by the output read from the memory. Reproduce. Since it is not possible to transmit an image in the moving area as in the still area, the data in the frame is band-limited in the moving area to thin out the data, and the image is reproduced by using the interpolation filter on the receiver side. It is done like this.
上述の方法を用いて高品位テレビジョンの画像信号を伝
送する場合、まず、画像信号の動きが検出される。画像
信号は静止領域用のプリフィルタ及び動領域用のプリフ
ィルタに供給され、この静止領域用のプリフィルタ及び
動領域用のプリフィルタの出力が検出結果に応じてクロ
スフェードで切換えられ、出力データが例えば１／４に
サブサンプリングされ、帯域１／４に圧縮されて伝送さ
れる。When transmitting a high definition television image signal using the method described above, first, the motion of the image signal is detected. The image signal is supplied to the pre-filter for the still area and the pre-filter for the moving area, and the output of the pre-filter for the still area and the pre-filter for the moving area is cross-faded according to the detection result, and the output data Is subsampled to, for example, 1/4, compressed to a band of 1/4, and transmitted.
静止領域用のプリフィルタは、動画の間引後も帯域を広
くしておくために、帯域圧縮後の標本格子を千鳥格子の
構造にするためのものである。この静止領域用のプリフ
ィルタは、３次元ディジタルフィルタの構成のものが必
要である。動領域用のプリフィルタは、帯域圧縮のため
のもので、この動領域用のプリフィルタは、２次元ディ
ジタルフィルタの構成のものが必要である。The pre-filter for the stationary region is for making the sample lattice after band compression a staggered lattice structure in order to keep the band wide even after thinning out a moving image. The pre-filter for the stationary area needs to have a three-dimensional digital filter configuration. The moving region pre-filter is for band compression, and the moving region pre-filter needs to have a two-dimensional digital filter configuration.
ビデオ信号処理に用いられるディジタルフィルタは、フ
ィードバックループのないＦＩＲ型のものが用いられ
る。このＦＩＲ型ディジタルフィルタの出力は、一般に で表される。但し、Ｘｉ＝入力時系列、Ｙｉ＝出力時系
列、ｈｉ＝フィルタ係数、Ｎ＝タップ数である。上式は
入力信号とインパルス応答の畳込みによって出力信号が
得られることを表しており、これは、第６図に示す構成
によって実現できる。As a digital filter used for video signal processing, an FIR type without a feedback loop is used. The output of this FIR type digital filter is generally It is represented by. However, X i = input time series, Y i = output time series, h i = filter coefficient, and N = number of taps. The above equation represents that the output signal is obtained by convolving the input signal and the impulse response, and this can be realized by the configuration shown in FIG.
第６図において、Ｄ１〜Ｄn-1が単位遅延回路を示して
おり、これらの単位遅延回路Ｄ１〜Ｄn-1が縦続接続さ
れる。入力端子１０１から入力時系列データが入力さ
れ、これら縦続接続された単位遅延回路Ｄ１〜Ｄn-1の
両端及び夫々の接続点から標本化時刻の異なった入力時
系列が順次出力される。これらの入力時系列の夫々に乗
算器によりフィルタ係数ｈ１〜ｈｎが乗じられ、乗算器
の出力が加算器１０２で加算されることで、上式に示さ
れる演算がなされる。加算器１０２から出力端子１０３
が導出され、出力端子１０３からフィルタ出力が取り出
される。In FIG. 6, D 1 to D n-1 indicate unit delay circuits, and these unit delay circuits D 1 to D n-1 are connected in cascade. Input time-series data is input from the input terminal 101, and the input time-series with different sampling times are sequentially output from both ends of each of the unit delay circuits D 1 to D n−1 connected in cascade and each connection point. Each of these input time series is multiplied by the filter coefficients h 1 to h n by the multiplier, and the outputs of the multipliers are added by the adder 102, whereby the operation shown in the above equation is performed. Output terminal 103 from adder 102
Is derived, and the filter output is taken out from the output terminal 103.
動領域用プリフィルタ及び静止領域用プリフィルタに用
いられるディジタルフィルタは、第６図に示す構成のＦ
ＩＲディジタルフィルタを２次元及び３次元に展開して
構成するものである。単位遅延回路Ｄ１〜Ｄn-1として
は、入力時系列の標本化周期で動作するレジスタを用い
る必要がある。乗算器としては、入力時系列の標本化周
期で動作が可能な高速の乗算器を用いる必要がある。The digital filter used for the moving region pre-filter and the still region pre-filter is the F filter having the configuration shown in FIG.
The IR digital filter is constructed by expanding it in two dimensions and three dimensions. As the unit delay circuits D 1 to D n-1, it is necessary to use registers that operate in the sampling cycle of the input time series. As the multiplier, it is necessary to use a high-speed multiplier that can operate at the sampling cycle of the input time series.
高品位テレビジョンのように信号帯域の広いテレビジョ
ン信号をサンプリングする場合、そのサンプリング周波
数ｆｓは非常に高く、例えば64ＭHzである。このように
高速のディジタル信号の処理、標準テレビジョンシステ
ムに用いられるロジックＩＣ、例えばＴＴＬロジックや
Ｃ−ＭＯＳロジックでは行うことができない。従来で
は、高速のディジタル信号を低速のロジックＩＣで処理
を行う１つの方法として、並列化処理が行われている。
しかし、ディジタルフィルタ１０４及び１０５を、第７
図に示すように並列に配置し、端子１０８から供給され
る切換信号によりスイッチ回路１０６及び１０７を交互
に切換え、入力端子１１０からの入力信号に対してディ
ジタルフィルタ１０４及び１０５の出力を交互に切換え
ることによって並列処理を行っても、２倍のデータレー
トの信号処理がなされたフィルタ出力を出力端子１１１
から取り出することはできない。When sampling a television signal having a wide signal band like a high definition television, the sampling frequency fs is very high, for example, 64 MHz. Thus, high-speed digital signal processing cannot be performed by a logic IC used in a standard television system such as TTL logic or C-MOS logic. Conventionally, parallelization processing is performed as one method of processing a high-speed digital signal by a low-speed logic IC.
However, the digital filters 104 and 105 are
As shown in the figure, they are arranged in parallel, and switch circuits 106 and 107 are alternately switched by a switching signal supplied from terminal 108, and outputs of digital filters 104 and 105 are alternately switched with respect to an input signal from input terminal 110. Thus, even if parallel processing is performed, the filter output subjected to the signal processing at the double data rate is output to the output terminal 111.
You can't take it out of.
高速処理を行うことができるロジック、例えばＥＣＬロ
ジックを用いてフィルタを構成することも考えられる
が、このようなロジックは、高集積化が難しく、高価
で、消費電力が大きい。更に、このようなロジックを使
う場合、インピーダンスのマッチング、配置などを十分
に考慮して使用しなければならない。従って、結果的に
はハードウェアの増大につながる。It is conceivable to configure the filter using a logic capable of high-speed processing, for example, ECL logic, but such a logic is difficult to be highly integrated, is expensive, and consumes a large amount of power. Furthermore, when using such a logic, impedance matching, placement, etc. must be taken into consideration. Therefore, the result is an increase in hardware.
そこで入力時系列の全サンプルについてフィルタ演算を
行わず、数サンプル毎に間引いてフィルタ演算を行うこ
とが考えられる。前述のように、伝送される高品位テレ
ビジョンの画像信号は、帯域制限した後、サブサンプリ
ングされて伝送されるものであるから、フィルタ演算を
全標本化時刻について行わず、数サンプル毎に間引いて
行っても、等価な処理を行うことができる。このよう
に、間引いてフィルタ演算を行う構成とすれば、１／ｋ
に間引いたとすると、演算すべきデータは入力時系列の
１／ｋの周期でしか変化しないため、乗算器として低速
度の乗算器を用いることができ、ハードウェア規模を縮
小できる。Therefore, it is conceivable that the filter calculation is not performed for all the samples of the input time series, and the filter calculation is performed by thinning out every few samples. As described above, the transmitted high-definition television image signal is sub-sampled and transmitted after band limitation. Therefore, the filtering operation is not performed for all sampling times and thinned out every few samples. The same process can be performed even if the above is performed. In this way, if the filter calculation is performed by thinning out, 1 / k
If the data is thinned out to, the data to be calculated changes only in the cycle of 1 / k of the input time series, so a low speed multiplier can be used as the multiplier, and the hardware scale can be reduced.
第８図は、１／４レートに時系列データを間引いてフィ
ルタ演算を行うディジタルフィルタの一例である。FIG. 8 shows an example of a digital filter for performing filter calculation by thinning out time-series data to 1/4 rate.
第８図において、１２１〜１２８がレジスタを示し、レ
ジスタ１２１〜１２８が縦続接続される。レジスタ１２
１〜１２８は、高速動作が可能なレジスタである。レジ
スタ１２１〜１２８には、入力時系列データの標本化周
期に等しい、例えば周波数64ＭHzのクロックが供給され
ている。縦続接続されたレジスタ１２１〜１２８の一端
から入力端子１２０が導出され、入力端子１２０から例
えば64ＭHzのサンプリングクロックでディジタル化され
た高品位テレビジョン信号のデータが供給される。In FIG. 8, reference numerals 121 to 128 denote registers, and the registers 121 to 128 are connected in cascade. Register 12
Reference numerals 1-128 are registers capable of high-speed operation. A clock having a frequency of, for example, 64 MHz, which is equal to the sampling period of the input time series data, is supplied to the registers 121 to 128. The input terminal 120 is derived from one end of the cascade-connected registers 121 to 128, and the high-definition television signal data digitized with a sampling clock of 64 MHz, for example, is supplied from the input terminal 120.
縦続接続されたレジスタ１２１〜１２８の両端及び夫々
の接続点から、１サンプルづつの標本化時刻の異なった
時系列データが夫々順次出力される。レジスタ１２１〜
１２８の出力がレジスタ１３２〜１３９に夫々供給さ
れ、入力端子１２０からのデータがレジスタ１３１に供
給される。Time-series data having different sampling times for each sample are sequentially output from both ends of the cascade-connected registers 121 to 128 and the respective connection points. Register 121 ~
The 128 outputs are supplied to the registers 132 to 139, respectively, and the data from the input terminal 120 is supplied to the register 131.
レジスタ１３１〜１３９には、入力時系列データの標本
化周期の４倍の例えば周波数16ＭHzのクロックが供給さ
れている。従って、レジスタ１３１〜１３９からは、入
力時系列データが４サンプル毎に３サンプル間引かれて
得られる１／４レートの時系列データが順次出力され
る。つまり、入力時系列データ（ｘ１，ｘ２，ｘ３，ｘ
４，・・・・・）に対して、レジスタ１３９からは１／４レ
ートの時系列データ（ｘ１，ｘ５，ｘ９，ｘ13，・・・・
・）が順次出力される。レジスタ１３８からは１／４レ
ートの時系列データ（ｘ２，ｘ６，ｘ10，ｘ14，・・・・
・）が順次出力される。レジスタ１３７からは１／４レ
ートの時系列データ（ｘ３，ｘ７，ｘ11，ｘ15，・・・・
・）が順次出力される。レジスタ１３６からは１／４レ
ートの時系列データ（ｘ４，ｘ８，ｘ12，ｘ16，・・・・
・）が順次出力される。レジスタ１３５からは１／４レ
ートの時系列データ（ｘ５，ｘ９，ｘ13，ｘ17，・・・・
・）が順次出力される。レジスタ１３４からは１／４レ
ートの時系列データ（ｘ６，ｘ10，ｘ14，ｘ18，・・・・
・）が順次出力される。レジスタ１３３からは１／４レ
ートの時系列データ（ｘ７，ｘ11，ｘ15，ｘ19，・・・・
・）が順次出力される。レジスタ１３２からは１／４レ
ートの時系列データ（ｘ８，ｘ12，ｘ16，ｘ20，・・・・
・）が順次出力される。レジスタ１３１からは１／４レ
ートの時系列データ（ｘ９，ｘ13，ｘ17，ｘ21，・・・・
・）が順次出力される。A clock having a frequency of 16 MHz, which is four times the sampling period of the input time series data, is supplied to the registers 131 to 139. Therefore, from the registers 131 to 139, the 1/4 rate time series data obtained by thinning out the input time series data by 3 samples every 4 samples are sequentially output. That is, the input time series data (x 1 , x 2 , x 3 , x
4 ..., From the register 139, quarter-rate time series data (x 1 , x 5 , x 9 , x 13 , ...).
・) Are sequentially output. From the register 138, 1/4 rate time-series data (x 2 , x 6 , x 10 , x 14 , ...
・) Are sequentially output. From the register 137, the time-series data (x 3 , x 7 , x 11 , x 15 , ...
・) Are sequentially output. From the register 136, 1/4 rate time series data (x 4 , x 8 , x 12 , x 16 , ...
・) Are sequentially output. From the register 135, 1/4 rate time series data (x 5 , x 9 , x 13 , x 17 , ...
・) Are sequentially output. From the register 134, 1/4 rate time series data (x 6 , x 10 , x 14 , x 18 , ...
・) Are sequentially output. From the register 133, quarter-rate time series data (x 7 , x 11 , x 15 , x 19 , ...
・) Are sequentially output. From the register 132, quarter-rate time series data (x 8 , x 12 , x 16 , x 20 , ...
・) Are sequentially output. From the register 131, 1/4 rate time series data (x 9 , x 13 , x 17 , x 21 , ...
・) Are sequentially output.
レジスタ１３１〜１３９の出力が乗算器１４１〜１４９
の夫々に供給される。乗算器１３１〜１３９は、所定の
フィルタ係数を乗じる乗算器である。乗算器１３１〜１
３９の出力が加算器１５０に供給される。加算器１５０
から出力端子１５１が導出され、出力端子１５１からフ
ィルタ出力が取り出される。The outputs of the registers 131 to 139 are multipliers 141 to 149.
Is supplied to each of the. The multipliers 131 to 139 are multipliers that multiply a predetermined filter coefficient. Multipliers 131 to 1
The output of 39 is supplied to the adder 150. Adder 150
From the output terminal 151, and the filter output is taken out from the output terminal 151.
レジスタ１３９，１３８，１３７，１３６，１３５，１
３４，１３３，１３２，１３１からは、まず時系列デー
タｘ１〜ｘ９が取り出され、この時系列データからのフ
ィルタ出力が出力端子１５１から取り出される。次に、
時系列データｘ５〜ｘ13が取り出され、この時系列デー
タからフィルタ出力が出力端子１５１から取り出され
る。以下、４サンプル毎に間引かれた時系列データから
のフィルタ出力が出力端子１５１から取り出される。入
力標本化周波数の１／４レートで動作しているため、乗
算器１４１から１４９としては、高速動作のものを用い
る必要はない。Registers 139, 138, 137, 136, 135, 1
The time series data x 1 to x 9 are first extracted from 34, 133, 132, 131, and the filter output from this time series data is extracted from the output terminal 151. next,
The time series data x 5 to x 13 is extracted, and the filter output is extracted from the output terminal 151 from this time series data. Hereinafter, the filter output from the time series data thinned out every four samples is taken out from the output terminal 151. Since the multipliers 141 to 149 operate at a rate of 1/4 of the input sampling frequency, it is not necessary to use high-speed multipliers.
入力時系列データを例えば１／４レートに間引いて処理
を行うフィルタを構成する場合、その間引方には４通り
ある。つまり、入力時系列データに対して１／４のレー
トの時系列は、４種類の位相の異なる場合がある。When the input time-series data is thinned to a rate of, for example, 1/4, and a filter is configured to perform the processing, there are four thinning methods. That is, the time series having a rate of 1/4 with respect to the input time series data may have four different phases.
間引の位相を任意に選択するには、第９図に示す位相シ
フト回路を設けることが考えられる。第９図に示す位相
シフト回路は、入力時系列データの標本化周期に等しい
クロックで動作するレジスタ１６１，１６２，１６３を
縦続接続し、レジスタ１６１の一端から導出された入力
端子１６０から入力時系列データを供給し、これらのレ
ジスタ１６１の入出力，１６２，１６３の出力から夫々
位相の異なった時系列データを得るものである。レジス
タ１６１の入出力，１６２，１６３の出力はセレクタ１
６４に供給され、端子１６５から供給されるセレクト信
号により位相が選択され、選択された位相の時系列デー
タが出力端子１６６から第８図に示すディジタルフィル
タの入力端子１２０に供給される。In order to arbitrarily select the thinning phase, it is conceivable to provide the phase shift circuit shown in FIG. The phase shift circuit shown in FIG. 9 has registers 161, 162, 163 that operate at a clock equal to the sampling period of the input time series data connected in cascade, and an input time series from an input terminal 160 derived from one end of the register 161. Data is supplied, and time series data having different phases are obtained from the inputs / outputs of the registers 161 and the outputs of 162, 163. Input / output of the register 161 and outputs of 162 and 163 are selectors 1.
The phase is selected by the select signal supplied to the terminal 64 and supplied from the terminal 165, and the time series data of the selected phase is supplied from the output terminal 166 to the input terminal 120 of the digital filter shown in FIG.
入力時系列を１／ｋに間引いてフィルタ出力を得るよう
にしたディジタルフィルタを、第８図に示すように構成
した場合、フィルタの次数に応じた個数の入力時系列デ
ータのサンプリング周波数で動作するレジスタ１２１〜
１２８が必要である。このレジスタ１２１〜１２８は、
高速動作が可能な素子を用いなければならない。高速動
作が可能な素子は、高密度の集積化が難しく、高価で、
消費電力が大きく、高速動作が可能な素子を数多く使用
することは、ハードウェアの増大につながる。When the digital filter that thins the input time series to 1 / k to obtain the filter output is configured as shown in FIG. 8, it operates at the sampling frequency of the input time series data of the number corresponding to the order of the filter. Register 121 ~
128 is required. These registers 121 to 128 are
A device capable of high speed operation must be used. Devices that can operate at high speed are difficult to integrate at high density, are expensive,
Using a large number of elements that consume a large amount of power and can operate at high speed leads to an increase in hardware.
従ってこの発明の目的は、入力時系列を１／ｋに間引い
てフィルタ出力を得るようにしたディジタルフィルタ
で、高速動作が可能な素子が削減されたディジタルフィ
ルタを提供することにある。Therefore, an object of the present invention is to provide a digital filter in which the input time series is thinned to 1 / k to obtain a filter output, and the number of elements capable of high speed operation is reduced.
また、間引の位相を任意に設定するのに、第９図に示す
位相シフト回路を用いると、高速動作が可能なレジスタ
１６１，１６２，１６３を少なくとも（ｋ−１）個付加
する必要がある。Further, if the phase shift circuit shown in FIG. 9 is used to arbitrarily set the thinning phase, it is necessary to add at least (k-1) registers 161, 162, 163 capable of high-speed operation. .
従ってこの発明の他の目的は、高速動作が可能なレジス
タを付加することなく間引の位相が任意に選択できるデ
ィジタルフィルタを提供することにある。Therefore, another object of the present invention is to provide a digital filter in which the thinning phase can be arbitrarily selected without adding a register capable of high-speed operation.
この発明は、入力時系列データの標本化周波数で動作す
る第１の遅延回路１〜３を少なくとも（ｋ−１）段縦続
接続し、（ｋ−１）段縦続接続された第１の遅延回路１
〜３からｋ個のタップを導出し、タップの各々に第１の
遅延回路１〜３の１／ｋの周波数で動作する第２の遅延
回路５〜１６をフィルタの次数に応じた個数縦続接続
し、第２の遅延回路５〜１６のｋ個の縦続接続の夫々の
タップから得られる出力を所定のフィルタ係数を乗じる
乗算回路１７〜２５に夫々供給し、乗算回路１７〜２５
の出力を加算することにより、入力時系列データを１／
ｋに間引いてフィルタ出力を得るようにしたディジタル
フィルタである。The present invention is a first delay circuit in which at least (k-1) stages of first delay circuits 1 to 3 operating at a sampling frequency of input time-series data are cascade-connected, and (k-1) stages are cascade-connected. 1
˜3 to derive k taps, and connect each of the taps with second delay circuits 5 to 16 operating at a frequency of 1 / k of the first delay circuits 1 to 3 in accordance with the order of the filter. Then, the outputs obtained from the respective taps of the k cascade connections of the second delay circuits 5 to 16 are supplied to the multiplication circuits 17 to 25 for multiplying the predetermined filter coefficients, respectively, and the multiplication circuits 17 to 25 are supplied.
By adding the output of
It is a digital filter which is thinned to k to obtain a filter output.
入力時系列データの標本化周波数で動作する（ｋ−１）
段縦続接続された第１の遅延回路１〜３のタップから、
ｋサンプル毎に（ｋ−１）サンプル間引かれて得られる
１／４レートの時系列データが得られる。第１の遅延回
路１〜３の１／ｋの周波数で動作する遅延回路５〜１６
から、１／ｋに間引かれた時系列データが得られ、これ
らの出力から乗算回路１７〜２５及び加算回路２６によ
り、フィルタ出力が求められる。Operates at the sampling frequency of the input time series data (k-1)
From the taps of the first delay circuits 1 to 3 connected in cascade,
Time series data of 1/4 rate obtained by thinning out (k-1) samples every k samples is obtained. Delay circuits 5 to 16 operating at a frequency of 1 / k of the first delay circuits 1 to 3
The time series data decimated to 1 / k is obtained from the above, and the filter outputs are obtained from these outputs by the multiplication circuits 17 to 25 and the addition circuit 26.
以下、この発明の一実施例について、図面を参照して説
明する。第１図において、１，２，３がレジスタを示
し、レジスタ１，２，３が縦続接続される。レジスタ
１，２，３は高速動作が可能なレジスタで、レジスタ
１，２，３には、入力時系列データの標本化周期に等し
いクロック、例えば周波数64ＭHzのクロックが供給され
ている。縦続接続されたレジスタ１，２，３の一端から
入力端子４が導出され、入力端子４から入力時系列デー
タ、例えば周波数64ＭHzのサンプリングクロックでディ
ジタル化された高品位テレビジョン信号が供給される。An embodiment of the present invention will be described below with reference to the drawings. In FIG. 1, 1, 2 and 3 represent registers, and the registers 1, 2 and 3 are connected in cascade. The registers 1, 2, and 3 are registers capable of high-speed operation, and the registers 1, 2, and 3 are supplied with a clock having a sampling period of the input time-series data, for example, a clock having a frequency of 64 MHz. An input terminal 4 is derived from one end of the cascade-connected registers 1, 2, and 3, and input time-series data, for example, a high-definition television signal digitized by a sampling clock having a frequency of 64 MHz is supplied from the input terminal 4.
縦続接続されたレジスタ１〜３の両端及び接続点から
は、１サンプルづつ標本化時刻の異なる時系列データが
夫々順に取り出される。レジスタ１の一端がレジスタ５
に接続され、レジスタ１とレジスタ２の接続点がレジス
タ６に接続され、レジスタ２とレジスタ３の接続点がレ
ジスタ７に接続され、レジスタ３の他端がレジスタ８に
接続される。From the both ends of the registers 1 to 3 and the connection points, which are connected in cascade, the time-series data having different sampling times are sampled one sample at a time. One end of register 1 is register 5
, The connection point between the register 1 and the register 2 is connected to the register 6, the connection point between the register 2 and the register 3 is connected to the register 7, and the other end of the register 3 is connected to the register 8.
レジスタ５〜８には、入力時系列データの標本化周期の
４倍のクロック例えば周波数16ＭHzのクロックが供給さ
れる。従って、レジスタ５〜８からは、第２図に示すよ
うに、入力時系列データが４サンプル毎に３サンプル間
引かれて得られる１／４レートの４種類の時系列データ
が出される。つまり、入力時系列データ（ｘ１，ｘ２，
ｘ３，ｘ４，・・・・・・）に対して、レジスタ８からは、１
／４レートと時系列データ（ｘ１，ｘ５，ｘ９，ｘ13，
・・・・・・）が順次出力され、レジスタ７からは１／４レー
トの時系列データ（ｘ２，ｘ６，ｘ10，ｘ14，・・・・・・）
が順次出力され、レジスタ６からは１／４レートの時系
列データ（ｘ３，ｘ７，ｘ11，ｘ15，・・・・・・）が順次出
力され、レジスタ５からは１／４レートの時系列データ
（ｘ４，ｘ８，ｘ12，ｘ16，・・・・・・）が順次出力され
る。The registers 5 to 8 are supplied with a clock four times the sampling period of the input time series data, for example, a clock with a frequency of 16 MHz. Therefore, from the registers 5 to 8, as shown in FIG. 2, four kinds of time series data of 1/4 rate obtained by thinning out the input time series data by three samples every four samples are output. That is, the input time series data (x 1 , x 2 ,
x 3 , x 4 , ...) From the register 8 is 1
/ 4 rate and time series data (x 1 , x 5 , x 9 , x 13 ,
..) are sequentially output, and the time series data of 1/4 rate (x 2 , x 6 , x 10 , x 14 , ...) is output from the register 7.
Are sequentially output, the register 6 sequentially outputs time-series data (x 3 , x 7 , x 11 , x 15 , ...) Of the 1/4 rate, and the register 5 outputs 1/4 rate. time-series data of the (x 4, x 8, x 12, x 16, ······) are sequentially output.
レジスタ５とレジスタ９とレジスタ１０とが縦続接続さ
れる。レジスタ６とレジスタ１１とレジスタ１２とが縦
続接続される。レジスタ７とレジスタ１３とレジスタ１
４とが縦続接続される。レジスタ８とレジスタ１５とレ
ジスタ１６とが縦続接続される。これらのレジスタ９〜
１６には、入力時系列データの標本化周期の４倍のクロ
ック、例えば周波数16ＭHzのクロックが供給される。従
って、第３図に示すように、レジスタ１０，１２，１
４，１６からデータｘ４，ｘ３，ｘ２，ｘ１が夫々出力
される時、レジスタ９，１１，１３，１５からはデータ
ｘ８，ｘ７，ｘ６，ｘ５が夫々出力される。この時、レ
ジツタ８からは、データｘ９が出力される。The registers 5, 9, and 10 are connected in cascade. The registers 6, 11, and 12 are connected in cascade. Register 7, Register 13 and Register 1
4 are connected in cascade. The registers 8, 15, and 16 are connected in cascade. These registers 9-
A clock having a frequency four times the sampling period of the input time series data, for example, a clock having a frequency of 16 MHz is supplied to 16. Therefore, as shown in FIG. 3, the registers 10, 12, 1
When the data x 4 , x 3 , x 2 , x 1 are output from 4 , 16 respectively, the data x 8 , x 7 , x 6 , x 5 are output by the registers 9, 11, 13, 15 respectively. . At this time, the data x 9 is output from the register 8.
レジスタ１６の出力が乗算器１７に供給され、レジスタ
１５とレジスタ１６の接続点の出力が乗算器２１に供給
され、レジスタ８とレジスタ１５の接続点の出力が乗算
器２５に供給される。レジスタ１４の出力が乗算器１８
に供給され、レジスタ１３とレジスタ１４の接続点の出
力が乗算器２２に供給される。レジスタ１２の出力が乗
算器１９に供給され、レジスタ１１とレジスタ１２の接
続点の出力が乗算器２３に供給される。レジスタ１０の
出力が乗算器２０に供給され、レジスタ９とレジスタ１
０の接続点の出力が乗算器２４に供給される。The output of the register 16 is supplied to the multiplier 17, the output of the connection point of the register 15 and the register 16 is supplied to the multiplier 21, and the output of the connection point of the register 8 and the register 15 is supplied to the multiplier 25. The output of the register 14 is the multiplier 18
And the output of the connection point between the register 13 and the register 14 is supplied to the multiplier 22. The output of the register 12 is supplied to the multiplier 19, and the output of the connection point between the register 11 and the register 12 is supplied to the multiplier 23. The output of the register 10 is supplied to the multiplier 20, and the registers 9 and 1
The output of the connection point of 0 is supplied to the multiplier 24.
乗算器１７〜２５は、所定のフィルタ係数ｈ１からｈ９
を乗じる乗算器である。乗算器１７〜２５の出力が加算
器２６に供給される。加算器２６から出力端子２７が導
出され、出力端子２７からフィルタ出力が取り出され
る。The multipliers 17 to 25 have predetermined filter coefficients h 1 to h 9
It is a multiplier that multiplies by. The outputs of the multipliers 17 to 25 are supplied to the adder 26. An output terminal 27 is derived from the adder 26, and a filter output is taken out from the output terminal 27.
乗算器１７〜２５には、まず、時系列データｘ１〜ｘ９
が供給され、この時系列データからのフィルタ出力が出
力端子２７から取り出される。次に時系列データｘ５〜
ｘ13が供給され、この時系列データからのフィルタ出力
が出力端子２７から取り出される。以下、４サンプルお
きの時系列データからのフィルタ出力が出力端子２７か
ら取り出される。First, the multipliers 17 to 25 send time series data x 1 to x 9 to each other.
Is supplied, and the filter output from this time series data is taken out from the output terminal 27. Next, time series data x 5 ~
x 13 is supplied, and the filter output from this time series data is taken out from the output terminal 27. Hereinafter, the filter output from the time series data every four samples is taken out from the output terminal 27.
このようにして得られるフィルタ出力は、入力時系列の
全サンプルについてフィルタ演算を行わず、３サンプル
間引いてフィルタ演算を行うものである。このように、
時系列データを間引いてフィルタ演算を行うものである
ため、データは入力時系列の１／４の周期でしか変化せ
ず、乗算器１７〜２５として低速度のものを用いること
ができる。高速動作が必要なレジスタは、レジスタ１，
２，３であり、他のレジスタは、低速度のもので十分動
作する。The filter output thus obtained does not perform the filter calculation for all the samples of the input time series, but performs the filter calculation by thinning out three samples. in this way,
Since the time series data is thinned out and the filter operation is performed, the data changes only in a cycle of 1/4 of the input time series, and low-speed multipliers 17 to 25 can be used. Registers that require high-speed operation are Register 1,
2 and 3, other registers are low-speed ones and operate well.
第４図は、この発明の他の実施例である。入力時系列デ
ータを例えば１／４レートに間引いて処理を行う場合、
その間引方には４通りある。この他の実施例は、間引の
位相を任意にシフトすることができるようになされたも
のである。この他の実施例では、第１図において破線で
囲んで示すレジスタ１，２，３の縦続接続の代わりに、
第４図に示す位相シフト可能な遅延回路が用いられ、入
力信号は、入力端子４０から供給され、セレクタ５１〜
５４の出力は、第１図におけるレジスタ８，レジスタ
７，レジスタ６，レジスタ５に夫々供給される。他の構
成は、第１図に示す一実施例と同様であるため、説明を
省略する。FIG. 4 shows another embodiment of the present invention. When processing the input time-series data by thinning out to 1/4 rate,
There are four ways of thinning out. In the other embodiment, the phase of thinning can be arbitrarily shifted. In this other embodiment, instead of the cascade connection of the registers 1, 2 and 3 surrounded by broken lines in FIG. 1,
A delay circuit capable of phase shift shown in FIG. 4 is used, and an input signal is supplied from an input terminal 40 and the selectors 51 to 51 are connected.
The output of 54 is supplied to the register 8, the register 7, the register 6, and the register 5 in FIG. 1, respectively. The other structure is similar to that of the embodiment shown in FIG.
第４図において４１，４２，４３が高速動作が可能なレ
ジスタである。レジスタ４１，４２，４３が縦続接続さ
れる。レジスタ４１，４２，４３には、入力時系列の標
本化周期と等しいクロック、例えば64ＭHzのクロックが
供給される。レジスタ４１の一端から入力端子４０が導
出され、入力端子４０から入力時系列データが供給され
る。縦続接続されたレジスタ４１，４２，４３の両端及
び接続点から、１サンプルつづ位相の異なる時系列デー
タが出力される。In FIG. 4, 41, 42 and 43 are registers capable of high speed operation. The registers 41, 42, 43 are connected in cascade. A clock equal to the sampling cycle of the input time series, for example, a clock of 64 MHz is supplied to the registers 41, 42 and 43. The input terminal 40 is derived from one end of the register 41, and the input time series data is supplied from the input terminal 40. Time-series data having different phases for each sample is output from both ends and connection points of the cascade-connected registers 41, 42, and 43.
レジスタ４１の一端がレジスタ４４に接続される。レジ
スタ４１とレジスタ４２の接続点がレジスタ４５に接続
される。レジスタ４２とレジスタ４３の接続点がレジス
タ４６に接続される。レジスタ４３の他端がレジスタ４
７に接続される。レジスタ４４〜４７には、入力時系列
の標本化周期の４倍のクロック、例えば周波数16ＭHzの
クロックが供給される。従って、レジスタ４４〜４７か
らは、入力時系列が４サンプル毎に３サンプル間引かれ
て得られる１／４レートの４種類の時系列が出力され
る。つまり、入力時系列データ（ｘ１，ｘ２，ｘ３，ｘ
４，・・・・・・）に対してレジスタ４７から１／４レートの
時系列データ（ｘ１，ｘ５，ｘ９，ｘ13，・・・・・・）が順
次出力され、レジスタ４６からは１／４レートの時系列
データ（ｘ２，ｘ６，ｘ10，ｘ14，・・・・・・）が順次出力
され、レジスタ４５からは１／４レートの時系列データ
（ｘ３，ｘ７，ｘ11，ｘ15，・・・・・・）が順次出力され、
レジスタ４４からは１／４レートの時系列データ
（ｘ４，ｘ８，ｘ12，ｘ16，・・・・・・）が順次出力され
る。One end of the register 41 is connected to the register 44. The connection point between the register 41 and the register 42 is connected to the register 45. The connection point between the register 42 and the register 43 is connected to the register 46. The other end of register 43 is register 4
Connected to 7. The registers 44 to 47 are supplied with a clock four times as long as the sampling cycle of the input time series, for example, a clock with a frequency of 16 MHz. Therefore, the registers 44 to 47 output four types of time series of 1/4 rate obtained by thinning out the input time series by three samples every four samples. That is, the input time series data (x 1 , x 2 , x 3 , x
4, the time-series data (x 1 1/4 rate from the register 47 with respect ······), x 5, x 9 , x 13, ······) are sequentially output, the register 46 Output 1/4 rate time series data (x 2 , x 6 , x 10 , x 14 , ...) Sequentially, and the register 45 outputs 1/4 rate time series data (x 3 , X 7 , x 11 , x 15 , ...) are sequentially output,
From the register 44, 1/4 rate time series data (x 4 , x 8 , x 12 , x 16 , ...) Is sequentially output.
レジスタ４４とレジスタ４８とが縦続接続される。レジ
スタ４５とレジスタ４９とが縦続接続される。レジスタ
４６とレジスタ５０とが縦続接続される。レジスタ４８
〜５０には、入力時系列データのクロックの周期の４倍
のクロック例えば周波数16ＭHz、つまりレジスタ４４〜
４７と同じクロックが供給される。従って、レジスタ４
８，４９，５０からデータｘ４，ｘ３，ｘ２が夫々得ら
れる時、レジスタ４４，４５，４６からデータｘ８，ｘ
７，ｘ６が夫々得られる。この時、レジスタ４７からは
データｘ５が得られる。The register 44 and the register 48 are connected in cascade. The register 45 and the register 49 are connected in cascade. The register 46 and the register 50 are connected in cascade. Register 48
˜50 is a clock four times the cycle of the clock of the input time series data, for example, a frequency of 16 MHz, that is, the register 44 ˜.
The same clock as 47 is supplied. Therefore, register 4
When data x 4 , x 3 , x 2 are obtained from 8 , 49, 50, respectively, data x 8 , x from registers 44, 45, 46 are obtained.
7 and x 6 are obtained respectively. At this time, the data x 5 is obtained from the register 47.
５１，５２，５３，５４がセレクタを示し、セレクタ５
１〜５４は４つの入力Ａ，Ｂ，Ｃ，Ｄの中から１つの出
力を選択するものである。セレクタ５１〜５４には、端
子５５からセレクト信号が供給され、このセレクト信号
により４つの入力Ａ，Ｂ，Ｃ，Ｄの中の１つが選択され
る。Reference numerals 51, 52, 53, 54 denote selectors, and the selector 5
1 to 54 are for selecting one output from four inputs A, B, C and D. A select signal is supplied to the selectors 51 to 54 from the terminal 55, and one of the four inputs A, B, C, D is selected by this select signal.
セレクタ５１〜５４の夫々の入力Ａには、レジスタ５０
の出力、レジスタ４９の出力、レジスタ４８の出力、レ
ジスタ４７の出力が夫々供給される。従って入力Ａが選
択されると、入力時系列データ（ｘ１，ｘ２，ｘ３，ｘ
４，・・・・・・）に対して、セレクタ５１からは１／４レー
トの時系列データ（ｘ２，ｘ６，ｘ10，ｘ14，・・・・・・）
が順次出力され、セレクタ５２からは１／４レートの時
系列データ（ｘ３，ｘ７，ｘ11，ｘ15，・・・・・・）が順次
出力され、セレクタ５３からは１／４レートの時系列デ
ータ（ｘ４，ｘ８，ｘ12，ｘ16，・・・・・・）が順次出力さ
れ、セレクタ５４からは１／４レートの時系列データ
（ｘ５，ｘ９，ｘ13，ｘ17，・・・・・・）が順次出力され
る。The register 50 is connected to each input A of the selectors 51 to 54.
Output, register 49 output, register 48 output, and register 47 output, respectively. Therefore, when the input A is selected, the input time series data (x 1 , x 2 , x 3 , x
4 ...,) from the selector 51, the time-series data (x 2 , x 6 , x 10 , x 14 , ...) of the quarter rate.
Are sequentially output, time series data (x 3 , x 7 , x 11 , x 15 , ...) Of 1/4 rate are sequentially output from the selector 52, and 1/4 rate is output from the selector 53. time-series data of the (x 4, x 8, x 12, x 16, ······) are sequentially output, time-series data of 1/4 rate from the selector 54 (x 5, x 9, x 13 , X 17 , ...) are sequentially output.
セレクタ５１〜５４の夫々の入力Ｂには、レジスタ４９
の出力、レジスタ４８の出力、レジスタ４７の出力、レ
ジスタ４６の出力が夫々供給される。従って入力Ｂが選
択されると、入力時系列データ（ｘ１，ｘ２，ｘ３，ｘ
４，・・・・・・）に対して、セレクタ５１からは１／４レー
トの時系列データ（ｘ３，ｘ７，ｘ11，ｘ15，・・・・・・）
が順次出力され、セレクタ５２からは１／４レートの時
系列データ（ｘ４，ｘ８，ｘ12，ｘ16，・・・・・・）が順次
出力され、セレクタ５３からは１／４レートの時系列デ
ータ（ｘ５，ｘ９，ｘ13，ｘ17，・・・・・・）が順次出力さ
れ、セレクタ５４からは１／４レートの時系列データ
（ｘ６，ｘ10，ｘ14，ｘ18，・・・・・・）が順次出力され
る。The register 49 is connected to each input B of the selectors 51 to 54.
, Register 48, register 47, and register 46 outputs, respectively. Therefore, when the input B is selected, the input time series data (x 1 , x 2 , x 3 , x
4 ...,) from the selector 51, the time series data of 1/4 rate (x 3 , x 7 , x 11 , x 15 , ...)
Are sequentially output, time-series data (x 4 , x 8 , x 12 , x 16 , ...) Of 1/4 rate are sequentially output from the selector 52, and 1/4 rate is output from the selector 53. Of the time series data (x 5 , x 9 , x 13 , x 17 , ...) are sequentially output, and the selector 54 outputs the time series data (x 6 , x 10 , x 14 ) of the 1/4 rate. , X 18 , ...) are sequentially output.
セレクタ５１〜５４の夫々の入力Ｃには、レジスタ４８
の出力、レジスタ４７の出力、レジスタ４６の出力、レ
ジスタ４５の出力が夫々供給される。従って入力Ｃが選
択されると、入力時系列データ（ｘ１，ｘ２，ｘ３，ｘ
４，・・・・・・）に対して、セレクタ５１からは１／４レー
トの時系列データ（ｘ４，ｘ８，ｘ12，ｘ16，・・・・・・）
が順次出力され、セレクタ５２からは１／４レートの時
系列データ（ｘ５，ｘ９，ｘ13，ｘ17，・・・・・・）が順次
出力され、セレクタ５３からは１／４レートの時系列デ
ータ（ｘ６，ｘ10，ｘ14，ｘ18，・・・・・・）が順次出力さ
れ、セレクタ５４からは１／４レートの時系列データ
（ｘ７，ｘ11，ｘ15，ｘ19，・・・・・・）が順次出力され
る。A register 48 is connected to each input C of the selectors 51 to 54.
Output, register 47 output, register 46 output, and register 45 output are respectively supplied. Therefore, when the input C is selected, the input time series data (x 1 , x 2 , x 3 , x
4 , ...) From the selector 51, the 1/4 rate time-series data (x 4 , x 8 , x 12 , x 16 , ...)
Is sequentially output, the time series data (x 5 , x 9 , x 13 , x 17 , ...) Of 1/4 rate is sequentially output from the selector 52, and the 1/4 rate is output from the selector 53. time-series data of (x 6, x 10, x 14, x 18, ······) are sequentially output, time-series data of 1/4 rate from the selector 54 (x 7, x 11, x 15 , X 19 , ...,) are sequentially output.
セレクタ５１〜５４の夫々の入力Ｄには、レジスタ４７
の出力、レジスタ４６の出力、レジスタ４５の出力、レ
ジスタ４４の出力が夫々供給される。従って入力Ｄが選
択されると、入力時系列データ（ｘ１，ｘ２，ｘ３，ｘ
４，・・・・・・）に対して、セレクタ５１からは１／４レー
トの時系列データｘ１，ｘ５，ｘ９，ｘ13，・・・・・・）が
順次出力され、セレクタ５２からは１／４レートの時系
列データ（ｘ２，ｘ６，ｘ10，ｘ14，・・・・・・）が順次出
力され、セレクタ５３からは１／４レートの時系列デー
タ（ｘ３，ｘ７，ｘ11，ｘ15，・・・・・・）が順次出力さ
れ、セレクタ５４からは１／４レートの時系列データ
（ｘ４，ｘ８，ｘ12，ｘ16，・・・・・・）が順次出力され
る。A register 47 is connected to each input D of the selectors 51 to 54.
, Register 46, register 45, and register 44 outputs, respectively. Therefore, when the input D is selected, the input time series data (x 1 , x 2 , x 3 , x
4, with respect ......), the time-series data x 1 1/4 rate the selector 51, x 5, x 9, x 13, ······) are sequentially outputted, the selector 52 outputs 1/4 rate time-series data (x 2 , x 6 , x 10 , x 14 , ...) Sequentially, and selector 53 outputs 1/4 rate time-series data (x 3 , x 7 , x 11 , x 15 , ...) are sequentially output and the selector 54 outputs time series data (x 4 , x 8 , x 12 , x 16 , ...) of the 1/4 rate. (...) are sequentially output.
このように、セレクタ５１〜５４の夫々からは、入力時
系列データが４サンプル毎に３サンプル間引かれて得ら
れる１／４レートの４種類の時系列データが出力され、
これらの位相は、端子５５から供給されるセレクト信号
により適宜に選択され、レジスタ８，レジスタ７，レジ
スタ６，レジスタ５に夫々供給される。In this way, from each of the selectors 51 to 54, four kinds of time series data of 1/4 rate obtained by thinning out the input time series data by three samples every four samples are output,
These phases are appropriately selected by the select signal supplied from the terminal 55 and are supplied to the register 8, the register 7, the register 6, and the register 5, respectively.
このように、入力時系列データが４サンプル毎に３サン
プル間引かれて得られる１／４レートの４種類の時系列
データの位相を変えることにより、間引の位相を選択す
る構成とされているので、高速動作が可能なレジスタを
付加する必要はない。In this way, the phase of the thinned-out phase is selected by changing the phase of four types of time-series data of 1/4 rate obtained by thinning out the input time-series data by three samples every four samples. Therefore, it is not necessary to add a register that can operate at high speed.
第５図は、高品位テレビジョン信号のプリフィルタに、
この発明が適用された一例を示すものである。第５図に
おいて、６１が入力端子を示し、入力端子６１から高品
位テレビジョンのディジタル信号が静止領域用プリフィ
ルタ６２及び動領域用プリフィルタ６３に供給されると
共に、動き検出回路６４に供給される。Figure 5 shows the pre-filter for high-definition television signals.
It shows an example to which the present invention is applied. In FIG. 5, reference numeral 61 denotes an input terminal, and a high-definition television digital signal is supplied from the input terminal 61 to the still area pre-filter 62 and the moving area pre-filter 63, and also to the motion detection circuit 64. It
静止領域用プリフィルタ６２は、この発明が適用された
３次元（水平，垂直，時間）トランスバーサル型フィル
タである。この静止領域用プリフィルタ６２により、入
力データが例えば１／４に間引かれてフィルタリングさ
れる。この静止領域用プリフィルタ６２は、間引位相の
シフトが任意に設定可能な構成のものである。動領域用
プリフィルタ６３は、この発明が適用された２次元フィ
ルタである。動領域用プリフィルタ６３により、入力デ
ータが例えば１／４に間引かれてフィルタリングされ
る。この動領域用プリフィルタ６３は、間引位相シフト
が任意に設定可能な構成のものである。静止領域用プリ
フィルタ６２の出力及び動領域用プリフィルタ６３の出
力がミックス回路６５に供給される。The still area pre-filter 62 is a three-dimensional (horizontal, vertical, time) transversal filter to which the present invention is applied. The static data pre-filter 62 thins and filters the input data, for example, to 1/4. The stationary area pre-filter 62 has a configuration in which the shift of the thinned-out phase can be arbitrarily set. The moving area pre-filter 63 is a two-dimensional filter to which the present invention is applied. The moving region pre-filter 63 thins and filters the input data to, for example, 1/4. The moving region pre-filter 63 has a configuration in which the thinned-out phase shift can be arbitrarily set. The output of the still region pre-filter 62 and the output of the moving region pre-filter 63 are supplied to the mix circuit 65.
動き検出回路６４によりフレーム間差分から画像の動き
が検出される。動き検出回路６４の検出出力がミックス
回路６５に供給され、この検出出力により、静止領域用
プリフィルタ６２の出力と動領域用プリフィルタ６３の
出力とがクロスフェードで切換えられる。The motion detection circuit 64 detects the motion of the image from the difference between the frames. The detection output of the motion detection circuit 64 is supplied to the mix circuit 65, and the output of the static region pre-filter 62 and the output of the moving region pre-filter 63 are switched by crossfade by this detection output.
静止領域用プリフィルタ６２及び動領域用プリフィルタ
６３は、入力ディジタル信号を例えば１／４に間引いて
フィルタ出力を得るものであるから、ミックス回路６５
の出力は、帯域圧縮後の伝送レートである。従って、ミ
ックス回路６５の出力を更にサブサンプリングする必要
はない。ミックス回路６５から出力端子６６が導出さ
れ、伝送出力が出力端子６６から取り出される。The static domain pre-filter 62 and the dynamic domain pre-filter 63 are for decimating an input digital signal to, for example, 1/4 to obtain a filter output.
The output of is the transmission rate after band compression. Therefore, it is not necessary to further subsample the output of the mix circuit 65. An output terminal 66 is derived from the mix circuit 65, and a transmission output is taken out from the output terminal 66.
〔発明の効果〕 この発明に依れば、時系列データの標本化周期で動作す
る必要がある高速動作のレジスタは、レジスタ１、２、
３、４１、４２、４３だけであり、このレジスタの数は
フィルタの次数に関係なく（ｋ−１）個である。従っ
て、従来、入力時系列を１／ｋに間引いてフィルタ出力
を得るディジタルフィルタを構成する場合、フィルタの
次数に応じた高速動作のレジスタが必要であったが、こ
の発明に依れば、同様のディジタルフィルタをフィルタ
の次数に関係なく、（ｋ−１）個の高速動作のレジスタ
で同様のディジタルフィルタが実現できる。EFFECTS OF THE INVENTION According to the present invention, high-speed operation registers that need to operate at the sampling period of time-series data are registers 1, 2,
There are only 3, 41, 42 and 43, and the number of this register is (k-1) regardless of the order of the filter. Therefore, conventionally, when a digital filter for thinning an input time series to 1 / k to obtain a filter output is formed, a high-speed operation register corresponding to the order of the filter is required. The same digital filter can be realized by (k-1) high speed registers regardless of the order of the filter.
また、この発明に依れば、ｋサンプル毎に（ｋ−１）サ
ンプル間引かれて得られる１／ｋレートの時系列をシフ
トすることにより、間引の位相が任意に設定される。従
って、従来、間引の位相を変えるには、少なくとも（ｋ
−１）個の高速動作のレジスタを付加する必要があった
が、この発明に依れば、高速動作が可能なレジスタを付
加することなく、低速動作のレジスタを（２ｋ−１）段
付加することにより、間引の位相を任意に設定すること
ができる。Further, according to the present invention, the phase of the thinning is arbitrarily set by shifting the time series of the 1 / k rate obtained by thinning (k-1) samples every k samples. Therefore, conventionally, at least (k
-1) It was necessary to add 1 high speed register, but according to the present invention, (2k-1) stages of low speed registers are added without adding a register capable of high speed operation. As a result, the thinning phase can be set arbitrarily.
第１図はこの発明の一実施例のブロック図、第２図及び
第３図はこの発明の一実施例の説明に用いるブロック
図、第４図はこの発明の他の実施例の要部のブロック
図、第５図はこの発明を適用できる高品位テレビジョン
方式のブロック図、第６図はＦＩＲディジタルフィルタ
の一例のブロック図、第７図はディジタルフィルタの並
列化処理の説明に用いるブロック図、第８図は従来の間
引フィルタの一例のブロック図、第９図は従来の位相シ
フト回路の一例のブロック図である。 １，２，３：高速動作が可能なレジスタ、４：入力端
子、５〜１６：レジスタ、１７〜２５：乗算器、２６：
加算器、２７：出力端子。FIG. 1 is a block diagram of one embodiment of the present invention, FIGS. 2 and 3 are block diagrams used for explaining one embodiment of the present invention, and FIG. 4 is a main part of another embodiment of the present invention. A block diagram, FIG. 5 is a block diagram of a high-definition television system to which the present invention can be applied, FIG. 6 is a block diagram of an example of a FIR digital filter, and FIG. 7 is a block diagram used for explaining parallel processing of digital filters. FIG. 8 is a block diagram of an example of a conventional thinning filter, and FIG. 9 is a block diagram of an example of a conventional phase shift circuit. 1, 2, 3: Registers capable of high-speed operation, 4: Input terminals, 5-16: Registers, 17-25: Multipliers, 26:
Adder, 27: output terminal.
Claims (1)
る第１の遅延回路が少なくとも（ｋ−１）段縦続接続さ
れた第１の遅延回路群と、 前記第１の遅延回路群から導出されたｋ個のタップ出力
の各々に、前記第１の遅延回路のｋ倍の遅延時間を単位
とする第２の遅延回路がフィルタの次数に応じた個数縦
続接続された第２の遅延回路群と、 前記第２の遅延回路群における各々の縦続接続から得ら
れたタップ出力のそれぞれに所定のフィルタ係数を乗じ
る乗算回路群と、 前記乗算回路群のそれぞれの出力を加算する加算回路
と、からなり、 前記データレートを１／ｋに間引いたフィルタ出力を得
るようにしたディジタルフィルタ。1. A first delay circuit group in which at least (k-1) stages of first delay circuits each having a sampling period of input time-series data as a unit are cascaded; A second delay circuit in which a number of second delay circuits each having a unit of a delay time k times that of the first delay circuit are cascade-connected to each of the derived k tap outputs in accordance with the order of the filter. A group, a multiplication circuit group that multiplies a tap output obtained from each cascade connection in the second delay circuit group by a predetermined filter coefficient, and an addition circuit that adds respective outputs of the multiplication circuit group, And a digital filter configured to obtain a filter output by thinning the data rate to 1 / k.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22911884A JPH0611098B2 (en) | 1984-10-31 | 1984-10-31 | Digital Filter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22911884A JPH0611098B2 (en) | 1984-10-31 | 1984-10-31 | Digital Filter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61107808A JPS61107808A (en) | 1986-05-26 |
| JPH0611098B2 true JPH0611098B2 (en) | 1994-02-09 |
Family
ID=16887024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22911884A Expired - Fee Related JPH0611098B2 (en) | 1984-10-31 | 1984-10-31 | Digital Filter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0611098B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0641389Y2 (en) * | 1986-06-04 | 1994-10-26 | 横河電機株式会社 | Digital filter |
| JPH01181395A (en) * | 1988-01-14 | 1989-07-19 | Canon Inc | Video signal coder |
| JPH11239040A (en) | 1997-12-20 | 1999-08-31 | Matsushita Electric Ind Co Ltd | Digital filter and communication device |
-
1984
- 1984-10-31 JP JP22911884A patent/JPH0611098B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61107808A (en) | 1986-05-26 |
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