JPH06204481A - 絶縁ゲート型半導体装置及びその製造方法 - Google Patents

絶縁ゲート型半導体装置及びその製造方法

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Abstract

(57)【要約】 【目的】 オン抵抗の低減と破壊耐性の改善とを両立し
て実現する。 【構成】 ｐ型半導体層１とｎ型半導体層１１との接合
面部分に、高濃度ｎ型半導体領域２２が選択的に形成さ
れているので、ｐ型半導体層１からｎ型半導体層１１へ
のホールの注入は、ホールが高濃度ｎ型半導体領域２２
の存在しない部分を選択的に通過することによって行わ
れる。その結果、コレクタ電流が低いときには、この部
分におけるホールの密度が高くなることが支配的に影響
して、コレクタ電流が流れ易くなるので、装置のオン抵
抗は低くなる。一方、コレクタ電流が高いときには、コ
レクタ電流が通過する経路が高濃度ｎ型半導体領域２２
の存在しない部分に制限されることが支配的に影響し、
コレクタ電流が抑制されるので、装置の破壊耐性が向上
する。 【効果】 オン抵抗の低減と破壊耐性の改善とが両立し
て実現する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、例えば絶縁ゲート型
バイポーラトランジスタ（Insulated Gate Bipolar Tra
nsistor ；以下、ＩＧＢＴと略記する）などの絶縁ゲー
ト型半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】絶縁ゲート型半導体装置は、ｐ型および
ｎ型の半導体領域が交互に、少なくとも４層に直列に接
合された構造を有し、少なくとも両端に位置する半導体
領域のそれぞれには、正および負の主電極が電気的に接
続され、他の２層の中の１層には、電場を印加するゲー
ト電極が、絶縁体の薄膜を介して接合された半導体装置
である。この装置では、双方の主電極の間を流れる電流
が、ゲート電極に付加される電圧に応答して変化する。
ＩＧＢＴ、ＥＳＴ（Emitter Switched Thyristor)、MCT
(MOS Controled Thyristor ）などが、この装置概念に
包含される。
【０００３】＜従来装置の構成＞図２０は従来のＮチャ
ネル型ＩＧＢＴの構造を図示する断面図である。一般に
ＩＧＢＴは、多数のＩＧＢＴ素子（以下、ユニットセル
と記述する）が並列に接続されている。図２０は、１個
のユニットセルの断面図である。このＩＧＢＴは、ｐ型
半導体基板を有するｐ型半導体層１上に、ｎ型半導体層
１１が形成され、半導体基体１２を構成している。ｎ型
半導体層１１の上主面、すなわち半導体基体１２の上主
面の一部領域に、ｐ型不純物を選択的に拡散することに
よりｐ型ベース領域４が形成されている。更に、半導体
基体１２の上主面の一部領域には、ｎ型不純物を選択的
に拡散することによりｎ型エミッタ領域５が形成されて
いる。ｎ型半導体層１１の上部表面とｎ型エミッタ領域
５の上主面により挟まれたｐ型ベース領域４の上部表面
上にはゲート絶縁膜７が形成されている。ゲート絶縁膜
７の上には、例えば多結晶シリコン（以下、ポリシリコ
ンと記述する）から成るゲート電極８が形成されてい
る。
【０００４】アルミニウムから成るエミッタ電極９が、
ｐ型ベース領域４及びｎ型エミッタ領域５の両方に電気
的に接続するように形成されている。ゲート電極８及び
エミッタ電極９は互いに絶縁され、かつ全てのユニット
セルの間でそれぞれ同士が互いに電気的に接続された構
造を有している。ｐ型半導体層１の下主面にはアルミニ
ウム等の金属から成るコレクタ電極１０が電気的に接続
されている。コレクタ電極１０は、全てのユニットセル
を通して一体に形成されている。
【０００５】ｎ型半導体層１１は、ｐ型半導体層１との
接合面に接する領域に、ｎ型不純物を高濃度に含むバッ
ファ層２を有している。ｎ型半導体層１１の中において
バッファ層２を除いたｎ型半導体層３では、耐圧６００
ＶクラスのＩＧＢＴの場合、ｎ型不純物濃度は１０14ｃ
ｍ-3程度であり（耐圧クラスが高ければ、この濃度は低
くなる。以下、耐圧６００ＶのＩＧＢＴについて述べ
る）、バッファ層２では１０17ｃｍ-3程度である。
【０００６】＜従来装置の動作＞つぎに、この従来装置
の動作について説明する。まず、エミッタ電極９とコレ
クタ電極１０の間に所定のコレクタ電圧ＶCEを印加す
る。このとき、エミッタ電極９とゲート電極８の間に、
装置に固有の閾値を超えるゲート電圧ＶGEを印加する
と、ｐ型ベース領域４のゲート電極８に近接するチャネ
ル領域６がｎ型に反転し、チャネル領域６にｎ型チャネ
ルが形成される。このチャネルを通じて、エミッタ電極
９よりキャリアとしての電子がｎ型半導体層３へ注入さ
れる。注入された電子により、ｐ型半導体層１とｎ型半
導体層１１の間が順バイアスされ、ｐ型半導体層１から
キャリアとしてのホールが注入される。その結果、ｎ型
半導体層１１の抵抗が大幅に下がり、コレクタ電極１０
からエミッタ電極９へ流れるコレクタ電流ＩC は高い値
に達する。すなわち、装置が導通状態となる（オンす
る）。 このときのコレクタ電流ＩC に対する抵抗は、
オン抵抗と呼ばれる。通常においてオン抵抗は、コレク
タ電流ＩC が定格電流値であるときのコレクタ電圧ＶCE
（飽和コレクタ電圧ＶCE(sat) ）で表示される。従来の
ＩＧＢＴの定格電流は、代表的には５０〜１５０Ａ／ｃ
ｍ2 程度である。このように、ＩＧＢＴは、ｐ型半導体
層１からのホールの注入により、ｎ型半導体層１１の抵
抗を下げている。
【０００７】図２１は、種々のゲート電圧ＶGEを印加し
たときの、装置の出力特性を示すグラフである。一定の
ゲート電圧ＶGEを印加した状態の下では、コレクタ電圧
ＶCEを上昇させたときに、チャネルを流れる電子の流量
に、ゲート電圧ＶGEに対応した一定量の制限が加わる。
このため、装置を流れるコレクタ電流ＩC は、ゲート電
圧ＶGEに対応した一定値（飽和コレクタ電流ＩC(sat)）
で飽和する（図２１において水平な直線部分に相当す
る）。
【０００８】バッファ層２は、ｐ型半導体層１からのホ
ールの注入量を制御する。すなわち、バッファ層２では
ｎ型不純物の濃度が高いために、ｐ型半導体層１からの
ホールが、バッファ層２の電子と再結合し易い。このた
め、バッファ層２が設けられることにより、飽和コレク
タ電流ＩC(sat)が低くなり、一方オン抵抗は高くなる。
バッファ層２の厚み、不純物濃度を加減することによ
り、飽和コレクタ電流ＩC(sat)およびオン抵抗を調整し
得る。
【０００９】所定の大きさのコレクタ電圧ＶCEを印加し
たまま、ゲート電圧ＶGEを閾値以下の値にすると、ｎチ
ャネルは形成されず、コレクタ電流ＩC は流れない。す
なわち、ＩＧＢＴは遮断状態となる（オフする）。ゲー
ト電圧ＶGEをゼロにする等により、装置がオフした状態
で、コレクタ電圧ＶCEを上昇させるとき、コレクタ電圧
ＶCEがある値に達するまではコレクタ電流ＩC は流れな
い。しかし、ある値を超えてコレクタ電圧ＶCEが更に上
昇すると、コレクタ電流ＩC が流れ始め、更に急激に増
大する。このときのコレクタ電圧ＶCEを降伏電圧と称す
る。ＩＧＢＴに印加し得るコレクタ電圧ＶCEの大きさ
は、降伏電圧以下である。
【００１０】ＩＧＢＴに降伏電圧に近い値までコレクタ
電圧ＶCEを印加したときには、ｐ型ベース領域４から伸
びた空乏層が、バッファ層２にまで到達する。この空乏
層がｐ型半導体層１にまで達すると、ｐ型半導体層１と
ｐ型ベース領域４の間が導通する（「パンチスルー」と
称される）。バッファ層２は、空乏層がｐ型半導体層１
にまで侵入することを阻止することにより、パンチスル
ーを防止する役割をも担っている。
【００１１】
【発明が解決しようとする課題】＜従来の装置の問題点
＞ところで、図２０に示したＩＧＢＴの構造から明らか
なように、ＩＧＢＴにはｎ型エミッタ領域５、ｎ型半導
体層１１、ｐ型半導体層１によって寄生的に形成される
寄生サイリスタが存在する。この寄生サイリスタは、コ
レクタ電流ＩC が有る値（ラッチアップ電流）を超える
とオンする（「ＩＧＢＴがラッチアップする」と称され
る）。そして、寄生サイリスタが一旦オンすると、もは
やゲート電圧ＶGEを如何に調節しても、コレクタ電流Ｉ
C を制御することが不能となり、コレクタ電流ＩC が流
れ続ける。その結果、ＩＧＢＴは破壊に至る。
【００１２】オン抵抗を低くするために、バッファ層２
を調整してｐ型半導体層１からのホールの注入量を高く
すると、一定のゲート電圧ＶGEに対する飽和コレクタ電
流ＩC(sat)が高くなる。飽和コレクタ電流ＩC(sat)が高
いと、ＩＧＢＴの動作中において、コレクタ電流ＩC が
ラッチアップ電流を超え易く、ラッチアップによるＩＧ
ＢＴの破壊が生じ易い。
【００１３】また、ＩＧＢＴはスイッチング素子である
ために、それが使用される過程において、負荷が短絡し
た状態でＩＧＢＴがオンする、いわゆる短絡状態になる
ことがある。短絡状態では、コレクタ電流ＩC を制限す
る負荷がないために、ＩＧＢＴ自体で決まる電流が流れ
る。図２２は、短絡状態に至った後のコレクタ電流ＩC
の、時間経過に伴う波形を示すグラフである。短絡に至
った直後において、コレクタ電流ＩC は急激に増大し、
その頂点においては、コレクタ電流ＩC の定格値（５０
〜１５０Ａ／ｃｍ2 ）の、５〜２０倍近い値に達する。
前述のラッチアップによる破壊は、この時点で生じ易
い。
【００１４】ラッチアップが起こらない場合において
も、コレクタ電流ＩC は頂点を超えた後も、通常の使用
状態での値をはるかに超える高い値を維持する。このた
め、ＩＧＢＴは所定の時間Ｔｖを経過した後に破壊す
る。短絡状態でＩＧＢＴが破壊せずに経過し得る時間Ｔ
ｖには、実用上１０〜２０μｓｅｃ以上の値が要求され
る。経過時間Ｔｖは、短絡状態におけるコレクタ電流Ｉ
C が低い程長いことが知られている。そして、短絡状態
におけるコレクタ電流ＩC は、飽和コレクタ電流Ｉ
C(sat ) の値に規定される。
【００１５】前述のように、オン抵抗を低くするため
に、バッファ層２を調整してｐ型半導体層１からのホー
ルの注入量を高くすると、一定のゲート電圧ＶGEに対す
る飽和コレクタ電流ＩC(sat)が高くなる。飽和コレクタ
電流ＩC(sat)が高いと、短絡状態におけるコレクタ電流
ＩC が高くなり、経過時間Ｔｖが短くなる。
【００１６】以上のように、従来のＩＧＢＴでは、オン
抵抗を低く設定すると、ラッチアップによる破壊、およ
び短絡による破壊（短絡破壊）が起こり易いという問題
点があった。
【００１７】＜この発明の目的＞この発明は上記のよう
な問題点を解消するためになされたもので、オン抵抗の
低減と破壊に対する耐性の改善とを両立して実現し得る
絶縁ゲート型半導体装置を得ることを目的としており、
更にこの装置に適した製造方法を提供することを目的と
する。
【００１８】
【課題を解決するための手段】この発明にかかる請求項
１に記載の絶縁ゲート型半導体装置は下記の（ａ）〜
（ｄ）を備える。すなわち、（ａ）下記の（ａ−１）〜
（ａ−５）を備える半導体基体；（ａ−１）上主面およ
び下主面を有し、当該下主面が前記半導体基体の表面に
露出する第１導電形式の第１の半導体領域；（ａ−２）
前記第１の半導体領域の前記上主面上に形成された、第
２導電形式の第２の半導体領域；（ａ−３）前記第２の
半導体領域の、前記半導体基体の表面に露出する部分
に、形成され、当該表面に露出する第１導電形式の第３
の半導体領域；（ａ−４）前記第２の半導体領域の、前
記半導体基体の表面に露出する部分に、選択的に形成さ
れ、当該表面に露出し、前記第３の半導体領域との接合
面を有し、前記第２の半導体領域との接合面を有しない
第２導電形式の第４の半導体領域；（ａ−５）前記第１
の半導体領域と前記第２の半導体領域との接合面部分な
いし当該第２の半導体領域の内部に選択的に形成され、
第２導電形式であって、第２導電形式を形成する不純物
の濃度が前記第２の半導体領域よりも高い第５の半導体
領域；（ｂ）前記第１の半導体領域の前記下主面に電気
的に接続された第１の主電極層；（ｃ）少なくとも前記
第４の半導体領域の、前記半導体基体の表面に露出する
表面に、電気的に接続された第２の主電極層；（ｄ）前
記第３の半導体領域の、前記半導体基体の表面に露出す
る表面に、絶縁層を介して対向して設けられた制御電極
層。
【００１９】この発明にかかる請求項２に記載の絶縁ゲ
ート型半導体装置は、請求項１に記載の絶縁ゲート型半
導体装置であって、前記半導体基体が、（ａ−６）前記
第２の半導体領域の前記第１の半導体領域との接合面部
分に前記第５の半導体領域を除いて形成され、前記第５
の半導体領域との接合面を有し、第２導電形式であっ
て、第２導電形式を形成する不純物の濃度が前記第２の
半導体領域よりも高く、前記第５の半導体領域よりも低
い第６の半導体領域、を更に備える。
【００２０】この発明にかかる請求項３に記載の絶縁ゲ
ート型半導体装置は、請求項２に記載の絶縁ゲート型半
導体装置であって、前記第２の半導体領域の第２導電形
式を形成する不純物の濃度が、略５×１０14ｃｍ-3以下
であって、前記第５の半導体領域の第２導電形式を形成
する不純物の濃度が、略１０18ｃｍ-3〜１０21ｃｍ-3の
範囲にあって、前記第６の半導体領域の第２導電形式を
形成する不純物の濃度が、略５×１０14ｃｍ-3〜１０17
ｃｍ-3の範囲にある。
【００２１】この発明にかかる請求項４に記載の絶縁ゲ
ート型半導体装置は、請求項３に記載の絶縁ゲート型半
導体装置であって、前記第５の半導体領域の第２導電形
式を形成する不純物の濃度が、前記第６の半導体領域の
第２導電形式を形成する不純物の濃度の略１００倍以上
である。
【００２２】この発明にかかる請求項５に記載の絶縁ゲ
ート型半導体装置は、請求項１に記載の絶縁ゲート型半
導体装置であって、前記第２の主電極層が、（ｃ−１）
前記第４の半導体領域の、前記半導体基体の表面に露出
する表面と、前記第３の半導体領域の、前記半導体基体
の表面に露出する表面とに、電気的に接続された第２の
主電極層；を備える。
【００２３】この発明にかかる請求項６に記載の絶縁ゲ
ート型半導体装置は、請求項１に記載の絶縁ゲート型半
導体装置であって、前記第３の半導体領域および前記第
５の半導体領域が帯状に形成されており、これらの第３
および第５の半導体領域は、互いに接触することなく、
ある角度をもって交差する。
【００２４】この発明に係る請求項７〜請求項１０に記
載の製造方法は、請求項１、請求項２、または請求項６
に記載する装置の製造に適した構成を有する。
【００２５】
【作用】＜請求項１記載の発明の作用＞この発明におけ
る絶縁ゲート型半導体装置は、第１の半導体領域と第２
の半導体領域との接合面部分、ないし第２の半導体領域
の内部に、選択的に形成され、第２導電形式の不純物の
濃度が前記第２の半導体領域よりも高い第５の半導体領
域を備えている。このため、第１の半導体領域から第２
の半導体領域へのキャリアの注入は、キャリアが第５の
半導体領域の存在しない部分を選択的に通過することに
よって行われる。その結果、第１および第２の主電極の
間で流れる電流が低いときには、この部分におけるキャ
リアの密度が第５の半導体領域が設けられない場合に比
べて高くなることが支配的に影響して、電流が流れ易く
なる。すなわち、装置のオン抵抗は、第５の半導体領域
が設けられない場合に比べて低くなる。一方、電流が高
いときには、電流が通過する経路が第５の半導体領域の
存在しない部分に制限されることが支配的に影響し、電
流が抑制される。このため、装置の破壊耐性が向上す
る。
【００２６】＜請求項２記載の発明の作用＞この発明に
おける絶縁ゲート型半導体装置では、装置がオフ状態で
あるときに、第３の半導体領域から伸びた空乏層が、第
６の半導体領域によって阻止され、第１の半導体領域に
まで達しない。このため、この装置では第２の半導体領
域が薄くても、パンチスルーが発生する恐れがない。
【００２７】＜請求項３記載の発明の作用＞この発明に
おける絶縁ゲート型半導体装置では、第２、第５、及び
第６の半導体領域における、第２導電形式の不純物の濃
度が最適化されている。このため、装置のオン抵抗の低
減と破壊耐性の向上が、より効果的に実現する。
【００２８】＜請求項４記載の発明の作用＞この発明に
おける絶縁ゲート型半導体装置では、第２、第５、及び
第６の半導体領域における、第２導電形式の不純物の濃
度が更に最適化されている。このため、装置のオン抵抗
の低減と破壊耐性の向上が、より一層効果的に実現す
る。
【００２９】＜請求項５記載の発明の作用＞この発明に
おける絶縁ゲート型半導体装置はＩＧＢＴを構成する。
このため、ＩＧＢＴにおいてオン抵抗の低減と破壊耐性
の向上とが実現する。
【００３０】＜請求項６記載の発明の作用＞この発明に
おける絶縁ゲート型半導体装置は、帯状の第３および第
５の半導体領域が、互いにある角度をもって交差してい
るので、第１および第５の半導体領域の間の相対位置に
制約がない。
【００３１】＜請求項７〜請求項１０記載の発明の作用
＞この発明における製造方法では、上記の利点を有する
絶縁ゲート型半導体装置を製造可能である。
【００３２】
【実施例】［第１実施例］ ＜装置の構成＞図１は、この発明の第１実施例における
絶縁ゲート型半導体装置の構造を示す断面図である。こ
の装置は、耐圧６００ＶのＩＧＢＴであり、図２０に示
した従来のＩＧＢＴと同様に、多数のユニットセルが並
列に接続された構造を有している。図１は、１個のユニ
ットセルの断面図である。なお以下の図において、図２
０に示す従来装置と同一部分に対しては、図２０におけ
る符号と同一符号を付す。
【００３３】このＩＧＢＴは、ｐ型半導体基板を有する
ｐ型半導体層１上に、ｎ型半導体層１１が形成され、双
方で半導体基体１２を構成している。ｎ型半導体層１１
の上主面、すなわち半導体基体１２の上主面の一部領域
に、ｐ型不純物を選択的に拡散することによりｐ型ベー
ス領域４が形成されている。１個のユニットセルの範囲
を図１に示されるように規定するならば、このｐ型ベー
ス領域４は、あたかも第１部分４ａおよび第２部分４ｂ
に分離して形成されているように見える。
【００３４】更に、半導体基体１２の上主面の一部領域
であって、ｐ型ベース領域４の内側には、ｎ型不純物を
選択的に拡散することによりｎ型エミッタ領域５が形成
されている。ｎ型半導体層１１において、ｐ型ベース領
域４の外側領域とｎ型エミッタ領域５とは、ｐ型ベース
領域４によって隔絶されている。このｎ型エミッタ領域
５は、図１に示されるように第１の部分５ａと第２の部
分５ｂとを有している。
【００３５】ｎ型半導体層１１の上部表面とｎ型エミッ
タ領域５の上主面により挟まれたｐ型ベース領域４の上
部表面上にはゲート絶縁膜７（絶縁層）が形成されてい
る。ゲート絶縁膜７の上には、例えばポリシリコンから
成るゲート電極８（制御電極層）が、ｐ型ベース領域４
の上部表面に対向する形で形成されている。アルミニウ
ムから成るエミッタ電極９（第２の主電極層）が、ｐ型
ベース領域４及びｎ型エミッタ領域５の両方に電気的に
接続するように形成されている。ゲート電極８及びエミ
ッタ電極９は互いに絶縁され、かつ全てのユニットセル
の間でそれぞれ同士が互いに電気的に接続された構造を
有している。ｐ型半導体層１の下主面にはアルミニウム
等の金属から成るコレクタ電極１０（第１の主電極層）
が電気的に接続されている。コレクタ電極１０は、全て
のユニットセルを通して一体に形成されている。
【００３６】ｎ型半導体層１１は、ｐ型半導体層１との
接合面に接する領域に、ｎ型不純物が高濃度に拡散され
たバッファ層２１を有している。ｎ型半導体層１１の中
においてバッファ層２１を除いたｎ型半導体層３では、
ｎ型不純物濃度は比較的低く、１０14ｃｍ-3程度であ
る。バッファ層２１ではｎ形不純物濃度は、５×１０14
ｃｍ-3〜１０17ｃｍ-3の範囲にある。
【００３７】更に、バッファ層２１とｐ型半導体層１と
の間の境界面には、もう一つの半導体領域である高濃度
ｎ型半導体領域２２が、選択的に形成されている。すな
わち、この装置はあたかも前述の従来装置に、高濃度ｎ
型半導体領域２２を新たに付加した構造を有している。
高濃度ｎ型半導体領域２２におけるｎ型不純物濃度は、
１０18ｃｍ-3〜１０21ｃｍ-3の範囲にあり、しかもバッ
ファ層２１における濃度値の１００倍以上の値を有して
いる。
【００３８】＜装置の動作の概略＞つぎに、この実施例
の装置の動作について説明する。まず、エミッタ電極９
とコレクタ電極１０の間に所定のコレクタ電圧ＶCEを印
加する。この状態で、エミッタ電極９とゲート電極８の
間に、このＩＧＢＴに固有の閾値を超えるゲート電圧Ｖ
GEを印加すると、従来の装置と同様にｐ型半導体層１か
らｎ型半導体層１１へキャリアとしてのホールが注入さ
れ、ＩＧＢＴがオンする。すなわち、コレクタ電極１０
からエミッタ電極９へコレクタ電流ＩC が流れる。
【００３９】ｐ型半導体層１から注入されるホールは、
従来装置におけるバッファ層２と同様に、ｎ型不純物の
濃度が高いバッファ層２１の電子と再結合し易い。この
ため、バッファ層２１が設けられることにより、飽和コ
レクタ電流ＩC(sat)はバッファ層２１がない場合に比べ
て低く、一方オン抵抗は高くなっている。
【００４０】所定の大きさのコレクタ電圧ＶCEを印加し
たまま、ゲート電圧ＶGEを閾値以下の値にすると、ＩＧ
ＢＴはオフし、コレクタ電流ＩC は流れない。バッファ
層２１は、従来装置のバッファ層２と同様に、オフ状態
においてｐ型ベース領域４から伸びた空乏層がｐ型半導
体層１にまで達することによるパンチスルーの発生を阻
止する役割をも担っている。このため、この実施例の装
置では、ｎ型半導体層３を薄くすることができるので、
製造上経済的である。また、ｎ型半導体層３を薄くし得
るので、装置のターンオフ時間を短くし得るという利点
もある。
【００４１】＜装置のオン動作の詳細＞装置のオン状態
における動作の詳細について説明する。この装置では、
ｎ型半導体層３とｐ型半導体層１の間に、ｎ型不純物濃
度が相対的に低いバッファ層２１と、相対的に高い高濃
度ｎ型半導体領域２２とが並列に配置された構造を有し
ている。このことは、ｐ型半導体層１からｎ型半導体層
３へのホールの注入が、相対的に行われ難い部分と、行
われ易い部分とが並列に存在することを意味する。この
ため、コレクタ電流ＩC が低いときのｐ型半導体層１か
らｎ型半導体層３へのホールの注入は、ホールが高濃度
ｎ型半導体領域２２の存在しない部分を選択的に通過す
ることによって行われる。すなわちコレクタ電流Ｉ
C は、高濃度ｎ型半導体領域２２の存在しない部分を選
択的に流れる。その結果、コレクタ電流ＩC が低いとき
には、この部分のホールの注入が支配的に影響して、装
置のオン抵抗は、高濃度ｎ型半導体領域２２が設けられ
ない場合に比べて殆ど変わらない。
【００４２】一方、コレクタ電流ＩC が高いときには、
コレクタ電流ＩC が通過する経路が高濃度ｎ型半導体領
域２２の存在しない部分に制限されることが支配的に影
響し、コレクタ電流ＩC が抑制される。すなわち、コレ
クタ電流ＩC が高いときには、コレクタ電流ＩC は高濃
度ｎ型半導体領域２２が設けられない場合に比べて低く
なる。したがって、装置の破壊耐性は向上する。
【００４３】＜実証データ＞図２は、このことを実証す
るためにシミュレーションを実行して得られたデータを
示すグラフである。図３は、このシミュレーションの対
象とした半導体装置のモデルの構造を示す断面図であ
る。シミュレーションは、よく知られたシミュレータで
あるＰＩＳＣＥＳ２Ｂを用いて行った。
【００４４】図３に示すように、２種類のモデルを設定
した。１つのモデルは、この実施例のＩＧＢＴの一部に
相当するダイオード（図３（ａ））であり、ｐ型半導体
層１、バッファ層２１、高濃度ｎ型半導体領域２２、及
びｎ型半導体層３を有している。それぞれの半導体領域
の厚さは、図３（ａ）に数値を示す通りである。ｐ型半
導体層１とｎ型半導体層３の間において、高濃度ｎ型半
導体領域２２が存在する部分の幅ｘと存在しない部分の
幅ｙは、互いに等しく設定されている。ｎ型不純物濃度
は、バッファ層２１においては５×１０14ｃｍ-3〜１０
17ｃｍ-3の範囲の値であり、高濃度ｎ型半導体領域２２
においては１０18ｃｍ-3〜１０21ｃｍ-3の範囲で設定さ
れている。
【００４５】もう１つのモデルは、従来のＩＧＢＴの一
部に相当するダイオード（図３（ｂ））であり、図３
（ａ）の装置に比べて、高濃度ｎ型半導体領域２２が設
けらない点が異なる。バッファ層２のｎ型不純物濃度
は、約１０17ｃｍ-3に設定されている。いずれのモデル
においても、ごく微細な厚さの高濃度ｎ型半導体層２３
がｎ型半導体層３の上面に設けられている。
【００４６】これらのモデルはＩＧＢＴの一部に相当し
ており、ＩＧＢＴにおけるｐ型半導体層１からのホール
の注入量とオン抵抗とを調べる目的には十分に適した構
成を有している。２つのモデルにおける結果を相互に比
較することにより、従来のＩＧＢＴとこの実施例のＩＧ
ＢＴとの間の特性上の差異を評価することができる。
【００４７】図２において、縦軸はダイオードのモデル
における順方向電流ＩF を表し、横軸は順方向電圧ＶF
を表す。これらは、ＩＧＢＴにおけるコレクタ電流
ＩC 、およびコレクタ電圧ＶCEにそれぞれ対応する。曲
線Ｃ1 または曲線Ｃ2 は、それぞれ図３（ａ）または図
３（ｂ）に示されるダイオードに対するシミュレーショ
ンの結果を表す。直線Ｌ1 はＩＧＢＴにおいて通常の使
用状況下でのコレクタ電流ＩC に相当する、１００Ａ／
ｃｍ2 の電流密度を表す。
【００４８】図２に示されるように、曲線Ｃ1 は曲線Ｃ
2 に比べて、順方向電流ＩF が低い領域では、相対的に
低い順方向電圧ＶF を示しており、順方向電流ＩF が高
い領域では、同一の順方向電圧ＶF に対して、相対的に
低い順方向電流ＩF を示している。このことは、この実
施例のＩＧＢＴが従来のＩＧＢＴに比べて、コレクタ電
流ＩC が低い領域ではオン抵抗が低く、コレクタ電流Ｉ
C が高い領域では、同一のコレクタ電圧ＶCEに対してコ
レクタ電流ＩC が低いことを示しており、この実施例の
装置に関する前述の説明を裏付けている。
【００４９】この実施例の装置におけるオン電圧を、従
来の装置と同様の定格電流（５０〜１５０Ａ／ｃｍ2 ）
で同一になるように設定するならば、コレクタ電流ＩC
の高い領域におけるコレクタ電流ＩC を、従来の装置に
比べ著しく低減することができる。すなわち、破壊に対
する耐性が著しく向上した装置を得ることができる。一
方、コレクタ電流ＩC の高い領域において、コレクタ電
流ＩC の大きさを従来の装置と同等に設定することによ
り、従来の装置に比べ定格電流近辺での電流容量が向上
し、オン抵抗を著しく低くすることができる。
【００５０】［第２実施例］図４は、この発明の第２実
施例におけるＩＧＢＴの構造を示す断面図である。この
実施例の装置は、バッファ層２１の厚さが高濃度ｎ型半
導体領域２２よりも薄く、高濃度ｎ型半導体領域２２の
上面にバッファ層２１が存在しない構造を有している点
が第１実施例の装置とは異なる。ｎ型半導体層３、バッ
ファ層２１、および高濃度ｎ型半導体領域２２における
ｎ型不純物濃度の範囲は第１実施例の装置と同様であ
る。
【００５１】この実施例の装置においては、ｎ型半導体
層３とｐ型半導体層１の間には、比較的ｎ型不純物濃度
の高いバッファ層２１または高濃度ｎ型半導体領域２２
のいずれかが存在している。このため、装置のオフ状態
においてｐ型ベース領域４から伸びた空乏層がｐ型半導
体層１にまで達することによるパンチスルーの発生が、
これらのバッファ層２１および高濃度ｎ型半導体領域２
２のいずれかによって阻止される。
【００５２】この装置においても、第１実施例の装置と
同様に、ｎ型半導体層３とｐ型半導体層１の間に、ｎ型
不純物濃度が相対的に低いバッファ層２１と、相対的に
高い高濃度ｎ型半導体領域２２とが並列に配置された構
造を有している。このため、ｐ型半導体層１からのホー
ルはｎ型半導体層１１を選択的に通過する。その結果、
この装置においても第１実施例の装置と同様に、従来の
装置に比べて、オン抵抗を低く、しかもコレクタ電流Ｉ
C の高い領域でのコレクタ電流ＩC を低く抑えることが
できる。
【００５３】また、この実施例の装置におけるオン電圧
を、従来の装置における値と同一にすべく設計するなら
ば、コレクタ電流ＩC の高い領域におけるコレクタ電流
ＩCを、従来の装置に比べて更に低減することができ
る。更に、コレクタ電流ＩC の高い領域において、コレ
クタ電流ＩC の大きさを従来の装置と同等に設定するな
らば、従来の装置に比べ定格電流近辺での電流容量を引
き上げ、オン抵抗を更に低くすることができる。
【００５４】［第３実施例］図５は、この発明の第３実
施例におけるＩＧＢＴの構造を示す断面図である。この
実施例の装置は、図１に示した第１実施例の装置とは、
高濃度ｎ型半導体領域２２が、ｎ型半導体層３とバッフ
ァ層２１の間に選択的に形成されている点が異なってい
る。ｎ型半導体層３、バッファ層２１、および高濃度ｎ
型半導体領域２２におけるｎ型不純物濃度の範囲は第１
実施例の装置と同様である。
【００５５】この実施例の装置においても、ｎ型半導体
層３とｐ型半導体層１の間には、比較的ｎ型不純物濃度
の高いバッファ層２１または高濃度ｎ型半導体領域２２
が存在している。このため、装置のオフ状態においてｐ
型ベース領域４から伸びた空乏層がｐ型半導体層１にま
で達することによるパンチスルーの発生は、これらのバ
ッファ層２１または高濃度ｎ型半導体領域２２によって
阻止される。
【００５６】この装置においても、第１実施例の装置と
同様に、ｎ型半導体層３とｐ型半導体層１の間に、ｎ型
不純物濃度が相対的に低いバッファ層２１と、相対的に
高い高濃度ｎ型半導体領域２２とが並列に配置された構
造を有している。このため、第１実施例の装置と同様
に、従来の装置に比べて、オン抵抗を低く、しかもコレ
クタ電流ＩC の高い領域でのコレクタ電流ＩC を低く抑
えることができる。また、この実施例の装置におけるオ
ン電圧を、従来の装置における値と同一にすべく設計す
るならば、コレクタ電流ＩC の高い領域におけるコレク
タ電流ＩC を、従来の装置に比べて更に低減することが
できる。更に、コレクタ電流ＩC の高い領域において、
コレクタ電流ＩC の大きさを従来の装置と同等に設定す
るならば、従来の装置に比べ定格電流近辺での電流容量
を引き上げ、オン抵抗を更に低くすることができる。
【００５７】［第４実施例］図６は、この発明の第４実
施例におけるＩＧＢＴの構造を示す断面図である。この
実施例の装置は、図１に示した第１実施例の装置とは、
バッファ層２１が設けられていない点が異なっている。
高濃度ｎ型半導体領域２２はｎ型半導体層３とｐ型半導
体層１の間に選択的に設けられている。ｎ型半導体層３
および高濃度ｎ型半導体領域２２におけるｎ型不純物濃
度の範囲は第１実施例の装置と同様である。
【００５８】この実施例の装置では、ｎ型半導体層３と
ｐ型半導体層１とが、高濃度ｎ型半導体領域２２の存在
しない部分において、ｎ型不純物濃度の高い半導体層を
介在することなく、直接に接合されている。このため、
装置のオフ状態においてｐ型ベース領域４から伸びた空
乏層がｐ型半導体層１にまで達することによるパンチス
ルーの発生を防止するために、ｎ型半導体層３の厚さｚ
が十分に大きく設定される。
【００５９】この装置においても、ｐ型半導体層１の上
面に、ｎ型不純物濃度が相対的に低いｎ型半導体層３
と、相対的に高い高濃度ｎ型半導体領域２２とが並列に
配置された構造を有している。このため、第１実施例の
装置と同様に、従来の装置に比べて、オン抵抗を低く、
しかもコレクタ電流ＩC の高い領域でのコレクタ電流Ｉ
C を低く抑えることができる。また、この実施例の装置
におけるオン電圧を、従来の装置における値と同一にす
べく設計するならば、コレクタ電流ＩC の高い領域にお
けるコレクタ電流ＩC を、従来の装置に比べて更に低減
することができる。更に、コレクタ電流ＩC の高い領域
において、コレクタ電流ＩC の大きさを従来の装置と同
等に設定するならば、従来の装置に比べ定格電流近辺で
の電流容量を引き上げ、オン抵抗を更に低くすることが
できる。
【００６０】［第５実施例］図７は、この発明の第５実
施例におけるＩＧＢＴの構造を示す断面図である。この
実施例の装置は、第１実施例の装置とはｎ型半導体層３
の上部の構造が異なっている。この型の装置はＵ型ＩＧ
ＢＴと称され、他の実施例の装置に比べ、集積度を高め
ることが容易であること、更に製造工程においてｐ型ベ
ース領域４を、一旦ｎ型半導体層１１の上主面の全面に
形成することができ、選択的に形成する必要がないの
で、製造工程が簡単であるという利点を有している。
【００６１】この装置は、第１実施例の装置と同様にｐ
型ベース領域４およびｎ型エミッタ領域５が形成された
ｎ型半導体層３の上面に、溝３１が設けられている。こ
の溝３１は、その側壁がｎ型エミッタ領域５、ｐ型ベー
ス領域４、及びｎ型半導体層３に跨るように形成され
る。溝３１の内壁面に沿って、絶縁材の薄膜であるゲー
ト絶縁膜３２（絶縁層）が設けられ、ゲート絶縁膜３２
の内側には、ポリシリコンのゲート電極３３（制御電極
層）が埋め込まれている。従って、ゲート電極３３がｐ
型ベース領域４の表面に対向する形で形成されている点
は、他の実施例の装置と同様である。所定のゲート電圧
ＶGEが印加されると、ｐ型ベース領域４のゲート電極３
３に近接するチャネル領域３５がｎ型に反転し、チャネ
ル領域３５にｎ型チャネルが形成される。このチャネル
を通じて、エミッタ電極９よりキャリアとしての電子が
ｎ型半導体層３へ注入され、装置はオン状態となる。す
なわち、この実施例の装置においても、第１実施例の装
置と同様の動作が実現する。バッファ層２１および高濃
度ｎ型半導体領域２２におけるｎ型不純物濃度の範囲
は、第１実施例の装置と同様である。
【００６２】この装置においても、第１実施例の装置と
同様に、ｎ型半導体層３とｐ型半導体層１の間に、ｎ型
不純物濃度が相対的に低いバッファ層２１と、相対的に
高い高濃度ｎ型半導体領域２２とが並列に配置された構
造を有している。このため、第１実施例の装置と同様
に、従来の装置に比べて、オン抵抗を低く、しかもコレ
クタ電流ＩC の高い領域でのコレクタ電流ＩC を低く抑
えることができる。また、この実施例の装置におけるオ
ン電圧を、従来の装置における値と同一にすべく設計す
るならば、コレクタ電流ＩC の高い領域におけるコレク
タ電流ＩC を、従来の装置に比べて更に低減することが
できる。更に、コレクタ電流ＩC の高い領域において、
コレクタ電流ＩC の大きさを従来の装置と同等に設定す
るならば、従来の装置に比べ定格電流近辺での電流容量
を引き上げ、オン抵抗を更に低くすることができる。
【００６３】［第６実施例］図８は、この発明の第６実
施例におけるＩＧＢＴの構造を示す断面図である。この
実施例の装置では、高濃度ｎ型半導体領域２２の形状が
第１実施例の装置とは異なっている。図１に示したよう
に第１実施例の装置では、高濃度ｎ型半導体領域２２は
１個のユニットセルの中に２つの部分に分離して配設さ
れていた。この実施例の装置における高濃度ｎ型半導体
領域２２ａは、１個のユニットセルの中に１個が一体的
に形成されている。すなわち、高濃度ｎ型半導体領域２
２ａは、ｐ型ベース領域４の直下の略全体にわたって連
続して配置され、ｐ型ベース領域４の２つの部分４ａ、
４ｂを互いに隔てるｎ型半導体層３の区域の直下に、空
隙（ギャップ）を有している。この実施例の装置も、第
１実施例の装置と同様に動作し、同様の効果を奏する。
【００６４】［第７実施例］図９は、この発明の第７実
施例におけるＩＧＢＴの構造を示す断面斜視図である。
この実施例の装置では、高濃度ｎ型半導体領域２２が配
設される方向が第１実施例の装置とは異なっている。図
１に示したように第１実施例の装置では、ｎ型半導体層
１１の上主面に帯状に形成されたｐ型ベース領域４と、
同じく帯状に形成された高濃度ｎ型半導体領域２２と
は、互いに平行な方向に沿っていた。一方、図９に示す
ようにこの実施例の装置では、高濃度ｎ型半導体領域２
２ｂは、ｐ型ベース領域４とは直角に交差している。
【００６５】第１実施例等の装置においては、ｐ型ベー
ス領域４と高濃度ｎ型半導体領域２２とが互いに平行に
配設されているので、高濃度ｎ型半導体領域２２の空隙
とｐ型ベース領域４の空隙との相対位置が装置の特性に
影響する。このため、この相対位置をある程度精密に設
定する必要がある。しかしながら、この実施例の装置で
は、ｐ型ベース領域４と高濃度ｎ型半導体領域２２ｂと
が、互いに交差する方向に沿って配設されているので、
ｐ型ベース領域４と高濃度ｎ型半導体領域２２ｂとの間
の相対位置に制約がない。このため、装置の製造工程に
おいて高濃度ｎ型半導体領域２２を形成するためのマス
ク・パターンの位置合わせを精密に行う必要がないの
で、製造工程が簡略であるという利点がある。また、装
置の特性における製品毎の均一性が向上するといる利点
が得られる。
【００６６】なお、図９ではｐ型ベース領域４と高濃度
ｎ型半導体領域２２ｂとが直角に交差する例を示した
が、ある程度の角度をもって交差しておれば同様の効果
を奏する。
【００６７】［第８実施例］高濃度ｎ型半導体領域２２
の形状には、図１等で示した帯状に限らず様々の態様が
有り得る。ここでは、高濃度ｎ型半導体領域２２の形状
における様々の態様について説明する。図１０〜図１２
は、ｐ型半導体層１とｎ型半導体層１１の境界面の平面
図であり、この境界面に形成される高濃度ｎ型半導体領
域２２における３種類の形状を示す。図１０は、図９に
示した第７実施例における高濃度ｎ型半導体領域２２ｂ
の形状を示している。すなわち、図１０には平行に配設
される帯状の高濃度ｎ型半導体領域２２ｂが示されてい
る。図１等における高濃度ｎ型半導体領域２２も同様の
形状を有する。図８に示した高濃度ｎ型半導体領域２２
ａも同様の形状を有するが、帯の幅と配列のピッチが異
なる。
【００６８】図１１に示す高濃度ｎ型半導体領域２２ｃ
は、複数の正方形の小領域を有しており、これらの小領
域が互いに空隙をもってマトリクス状に配設されてい
る。これらの小領域は、正方形以外の形状のものであっ
てもよい。
【００６９】図１２に示す高濃度ｎ型半導体領域２２ｄ
は、あたかも図１１における高濃度ｎ型半導体領域２２
ｃとｐ型半導体層１とが入れ替わったような形状を有す
る。すなわち、この高濃度ｎ型半導体領域２２ｄは、正
方形の空隙を規定する格子状に配設されている。この空
隙の形状も、正方形以外の形状であってもよい。
【００７０】以下において、この発明の製造方法の実施
例について説明する。
【００７１】［第９実施例］図１３は、第１実施例の装
置（図１）を製造する工程の各段階における、装置の断
面図である。第１実施例の装置を製造するには、まずｐ
型コレクタ層１に相当するｐ型のシリコン基板を準備す
る（図１３（ａ））。つぎに、ｐ型半導体層１の上主面
の全面にレジスト層を設け、マスク６１を用いてレジス
ト層の写真製版を行い、それによってレジストパターン
５１（遮蔽膜）を得る。つぎに、レジストパターン５１
をマスクとして、ヒ素などのｎ型不純物を選択的に注入
し、ｐ型半導体層１の上面に選択的にｎ型半導体領域４
１を形成する（以上図１３（ｂ））。つぎに、ｐ型半導
体層１の上に、エピタキシャル成長によって、バッファ
層２１を形成する。この過程でｎ型半導体領域４１のｎ
型不純物は周辺へ拡散して、バッファ層２１とｐ型半導
体層１の間に、高濃度ｎ型半導体領域２２が形成され
る。なお、バッファ層２１は、高濃度ｎ型半導体領域２
２がバッファ層２１の上主面にまで到達しないように、
十分な厚さをもって形成される。更に、バッファ層２１
の上に、エピタキシャル成長により、ｎ型半導体層３を
形成する（以上図１３（ｃ））。
【００７２】つづく工程は、図２０の従来の装置を製造
する公知の工程と同様である。すなわち、ｎ型半導体層
３の上主面に、不純物を選択的に注入することによりｐ
型ベース領域４、ｎ型エミッタ領域５を形成し、更にゲ
ート絶縁膜７、ゲート電極８、およびエミッタ電極９を
接続し、ｐ型半導体層１の下主面にはコレクタ電極１０
を接続する（図１）。
【００７３】［第１０実施例］図１４は、第２実施例の
装置（図４）を製造する工程の各段階における、装置の
断面図である。まず、ｐ型コレクタ層１に相当するｐ型
のシリコン基板を準備する。つぎに、ｐ型半導体層１の
上に、エピタキシャル成長によって、バッファ層２１を
形成する。バッファ層２１を形成する工程は、バッファ
層２１が、後述する高濃度ｎ型半導体領域２２に比べて
厚くならないように調整される（以上図１４（ａ））。
つぎに、バッファ層２１の上主面の全面にレジスト層を
設け、マスク６２を用いてレジスト層の写真製版を行
い、それによってレジストパターン５２（遮蔽膜）を得
る。つぎに、レジストパターン５２をマスクとして、ヒ
素などのｎ型不純物を選択的に注入し、バッファ層２１
の上面に選択的にｎ型半導体領域４２を形成する（以上
図１４（ｂ））。つぎに、レジストパターン５２を除去
し、バッファ層２１の上に、再びエピタキシャル成長に
よって、ｎ型半導体層３を形成する。この過程でｎ型半
導体領域４２のｎ型不純物は周辺へ拡散して、ｎ型半導
体層３とｐ型半導体層１の間に、高濃度ｎ型半導体領域
２２が形成される（以上図１４（ｃ））。以下、前述の
第９実施例と同様の工程により、図４に示した装置が得
られる。
【００７４】［第１１実施例］図１５は、第３実施例の
装置（図５）を製造する工程の各段階における、装置の
断面図である。まず、ｐ型コレクタ層１に相当するｐ型
のシリコン基板を準備する。つぎに、ｐ型半導体層１の
上に、エピタキシャル成長によって、バッファ層２１を
形成する。バッファ層２１を形成する工程は、バッファ
層２１が、後述する高濃度ｎ型半導体領域２２に比べて
十分厚くなるように調整される（以上図１５（ａ））。
つぎに、バッファ層２１の上主面の全面にレジスト層を
設け、マスク６３を用いてレジスト層の写真製版を行
い、それによってレジストパターン５３（遮蔽膜）を得
る。つぎに、レジストパターン５３をマスクとして、ヒ
素などのｎ型不純物を選択的に注入し、バッファ層２１
の上面に選択的にｎ型半導体領域４３を形成する（以上
図１５（ｂ））。つぎに、レジストパターン５３を除去
し、バッファ層２１の上に、再びエピタキシャル成長に
よって、ｎ型半導体層３を形成する。この過程でｎ型半
導体領域４３のｎ型不純物は周辺へ拡散して、ｎ型半導
体層３とバッファ層２１の間に、高濃度ｎ型半導体領域
２２が形成される（以上図１５（ｃ））。以下、前述の
第９実施例と同様の工程により、図５に示した装置が得
られる。
【００７５】［第１２実施例］図１６は、第４実施例の
装置（図６）を製造する工程の各段階における、装置の
断面図である。なお、図１６では、完成後における最終
的な装置の断面構造を示す図６との整合をはかることを
意図して、通常の製造工程における向きとは天地を逆に
して描いている。ここでは便宜上、図１６に基づいて記
述を行う。まず、ｎ型半導体層３に相当するｎ型のシリ
コン基板を準備する（図１６（ａ））。つぎに、ｎ型半
導体層３の下主面の全面にレジスト層を設け、マスク６
４を用いてレジスト層の写真製版を行い、それによって
レジストパターン５４（遮蔽膜）を得る。つぎに、レジ
ストパターン５４をマスクとして、ヒ素などのｎ型不純
物を選択的に注入し、ｎ型半導体層３の下主面に選択的
にｎ型半導体領域４４を形成する（以上図１６
（ｂ））。つぎに、レジストパターン５４を除去し、ｎ
型半導体層３の下主面の上に、エピタキシャル成長によ
って、ｐ型半導体層１を形成する。この過程でｎ型半導
体領域４４のｎ型不純物は周辺へ拡散して、ｎ型半導体
層３とｐ型半導体層１の間に、高濃度ｎ型半導体領域２
２が形成される（以上図１６（ｃ））。以下、第９実施
例と同様の工程を施すことにより、図６に示した装置が
得られる。
【００７６】この工程において、前述の工程とは異なっ
て初めにｐ型半導体層１の代わりにｎ型半導体層３に相
当する半導体基板を準備するのは、この工程で製造すべ
き第４実施例の装置では、ｎ型半導体層３の厚さを十分
に厚くする必要があるからである。すなわち、高いコス
トを要するエピタキシャル成長を用いた工程を、ｎ型半
導体層３の形成に用いたのでは不経済であるからであ
る。もちろん経済性を考慮せずに、ｐ型半導体層１をは
じめに準備して、ｎ型半導体層３をエピタキシャル成長
により形成しても、図６に示した装置を得ることは可能
である。
【００７７】［第１３実施例］第５実施例の装置を製造
する工程は、高濃度ｎ型半導体領域２２を形成するまで
は、第９実施例における工程と同様である。また、それ
に後続する工程は、Ｕ型ＩＧＢＴを製造する公知の工程
と同様である。
【００７８】［第１４実施例］第１実施例〜第３実施
例、および第５実施例の装置は、第１２実施例で示した
方法と同様に、ｐ型半導体層１の代わりにｎ型半導体層
３をはじめに用意する方法によっても製造可能である。
以下において、その製造方法について記述する。
【００７９】図１７は、第１実施例の装置（図１）を製
造する方法のもう１つの例を示す工程図である。なお、
図１７においても、完成後における最終的な装置の断面
構造を示す図１との整合を優先して、図１６と同様に通
常の製造工程における向きとは天地を逆にして描いてい
る。ここでは便宜上、図１７に基づいて記述を行う。以
下の図１８および図１９においても同様である。
【００８０】この方法では、まずｎ型半導体層３に相当
するｎ型のシリコン基板を用意する。つぎに、このｎ型
半導体層３の下主面の上に、エピタキシャル成長によっ
て、バッファ層２１を形成する。バッファ層２１を形成
する工程は、バッファ層２１が、後述する高濃度ｎ型半
導体領域２２に比べて十分厚くなるように調整される
（以上図１７（ａ））。
【００８１】つぎに、バッファ層２１の下主面の全面に
レジスト層を設け、マスク６１を用いてレジスト層の写
真製版を行い、それによってレジストパターン５１（遮
蔽膜）を得る。つぎに、レジストパターン５１をマスク
として、ヒ素などのｎ型不純物を選択的に注入し、バッ
ファ層２１の下主面に選択的にｎ型半導体領域４１を形
成する（以上図１７（ｂ））。
【００８２】つぎに、レジストパターン５１を除去し、
バッファ層２１の下主面の上に、再びエピタキシャル成
長によって、ｐ型半導体層１を形成する。この過程でｎ
型半導体領域４１のｎ型不純物は周辺へ拡散して、ｐ型
半導体層１とバッファ層２１の間に、高濃度ｎ型半導体
領域２２が形成される（以上図１７（ｃ））。以下、前
述の第９実施例と同様の工程により、図１に示した装置
が得られる。
【００８３】ｎ型半導体層３におけるｎ型不純物濃度
は、精密に調整される必要があるのに対し、ｐ型半導体
層１におけるｐ型不純物濃度は比較的粗い調整でもよ
い。この実施例の方法では、不純物濃度の精密な調整を
要するｎ型半導体層３をあらかじめ基板として用意し、
比較的精密な調整を要しないｐ型半導体層１をエピタキ
シャル成長によって形成するので、ｎ型半導体層３にお
けるｎ型不純物濃度の精密な調整が容易であるととも
に、ｐ型半導体層１の製造も容易であるいう利点があ
る。
【００８４】［第１５実施例］図１８は、第２実施例の
装置（図４）を製造する方法のもう１つの例を示す工程
図である。この製造方法では、まずｎ型半導体層３に相
当するｎ型のシリコン基板を準備する。つぎに、このｎ
型半導体層３の下主面の上に、エピタキシャル成長によ
って、バッファ層２１を形成する。バッファ層２１を形
成する工程は、バッファ層２１が、後述する高濃度ｎ型
半導体領域２２に比べて厚くならないように調整される
（以上図１８（ａ））。
【００８５】つぎに、バッファ層２１の下主面の全面に
レジスト層を設け、マスク６２を用いてレジスト層の写
真製版を行い、それによってレジストパターン５２（遮
蔽膜）を得る。つぎに、レジストパターン５２をマスク
として、ヒ素などのｎ型不純物を選択的に注入し、バッ
ファ層２１の下主面の上に選択的にｎ型半導体領域４２
を形成する（以上図１８（ｂ））。
【００８６】つぎに、レジストパターン５２を除去し、
バッファ層２１の下主面の上に、再びエピタキシャル成
長によって、ｐ型半導体層１を形成する。この過程でｎ
型半導体領域４２のｎ型不純物は周辺へ拡散して、ｎ型
半導体層３とｐ型半導体層１の間に、高濃度ｎ型半導体
領域２２が形成される（以上図１８（ｃ））。以下、前
述の第９実施例と同様の工程により、図４に示した装置
が得られる。
【００８７】この実施例の方法においても、不純物濃度
の精密な調整を要するｎ型半導体層３をあらかじめ基板
として用意し、比較的精密な調整を要しないｐ型半導体
層１をエピタキシャル成長によって形成するので、ｎ型
半導体層３におけるｎ型不純物濃度の精密な調整が容易
であるとともに、ｐ型半導体層１の製造も容易であるい
う利点が得られる。
【００８８】［第１６実施例］図１９は、第３実施例の
装置（図５）を製造する方法のもう１つの例を示す工程
図である。この製造方法では、まずｎ型半導体層３に相
当するｎ型のシリコン基板を準備する（図１９
（ａ））。つぎに、ｎ型半導体層３の下主面の全面にレ
ジスト層を設け、マスク６３を用いてレジスト層の写真
製版を行い、それによってレジストパターン５３（遮蔽
膜）を得る。つぎに、レジストパターン５３をマスクと
して、ヒ素などのｎ型不純物を選択的に注入し、ｎ型半
導体層３の下主面の上に選択的にｎ型半導体領域４３を
形成する（以上図１９（ｂ））。
【００８９】つぎに、ｎ型半導体層３の下主面の上に、
エピタキシャル成長によって、バッファ層２１を形成す
る。この過程でｎ型半導体領域４３のｎ型不純物は周辺
へ拡散して、バッファ層２１とｎ型半導体層３の間に、
高濃度ｎ型半導体領域２２が形成される。なお、バッフ
ァ層２１は、高濃度ｎ型半導体領域２２がバッファ層２
１の下主面にまで到達しないように、十分な厚さをもっ
て形成される。
【００９０】更に、バッファ層２１の下主面の上に、エ
ピタキシャル成長により、ｐ型半導体層１を形成する
（以上図１８（ｃ））。以下、前述の第９実施例と同様
の工程により、図４に示した装置が得られる。
【００９１】この実施例の方法においても、不純物濃度
の精密な調整を要するｎ型半導体層３をあらかじめ基板
として用意し、比較的精密な調整を要しないｐ型半導体
層１をエピタキシャル成長によって形成するので、ｎ型
半導体層３におけるｎ型不純物濃度の精密な調整が容易
であるとともに、ｐ型半導体層１の製造も容易であるい
う利点が得られる。
【００９２】［第１７実施例］第５実施例（図７）の装
置を製造するもう１つの方法は、高濃度ｎ型半導体領域
２２を形成するまでは、第１４実施例における工程（図
１７）と同様である。また、それに後続する工程は、Ｕ
型ＩＧＢＴを製造する公知の工程と同様である。
【００９３】この実施例の方法においても、不純物濃度
の精密な調整を要するｎ型半導体層３をあらかじめ基板
として用意し、比較的精密な調整を要しないｐ型半導体
層１をエピタキシャル成長によって形成するので、ｎ型
半導体層３におけるｎ型不純物濃度の精密な調整が容易
であるとともに、ｐ型半導体層１の製造も容易であるい
う利点が得られる。
【００９４】［その他の実施例］ ＜例１＞上記の実施例の装置はいずれも、ｎ型チャネル
ＩＧＢＴを例示したが、ＩＧＢＴを構成する半導体層の
導電形式が全てこれらとは逆であるｐ型チャネルＩＧＢ
Ｔにも、この発明は同様に実施することが可能である。
【００９５】＜例２＞この発明は、ＩＧＢＴに限らず、
他の絶縁ゲート型半導体装置、例えばＥＳＴ、ＭＣＴな
どにも適用し得る。
【００９６】
【発明の効果】＜請求項１記載の発明の効果＞この発明
の絶縁ゲート型半導体装置は、第５の半導体領域を備え
ているので、第５の半導体領域が設けられない場合に比
べて、装置のオン抵抗が低減されるとともに、装置の破
壊耐性が向上する効果がある。
【００９７】＜請求項２記載の発明の効果＞この発明に
おける絶縁ゲート型半導体装置では、装置がオフ状態で
あるときに、第３の半導体領域から伸びた空乏層が、第
６の半導体領域によって阻止され、第１の半導体領域に
まで達しないので、第２の半導体領域を薄くして製造コ
ストを低減し、かつ装置のターンオフ時間を短くし得
て、しかもパンチスルーの恐れがないという効果があ
る。
【００９８】＜請求項３記載の発明の効果＞この発明の
絶縁ゲート型半導体装置では、第２、第５、及び第６の
半導体領域における、第２導電形式の不純物の濃度が最
適化されているので、装置のオン抵抗の低減と破壊耐性
の向上を、より効果的に実現することができる。
【００９９】＜請求項４記載の発明の効果＞この発明の
絶縁ゲート型半導体装置では、第２、第５、及び第６の
半導体領域における、第２導電形式の不純物の濃度が更
に最適化されているので、装置のオン抵抗の低減と破壊
耐性の向上を、より一層効果的に実現することができ
る。
【０１００】＜請求項５記載の発明の効果＞この発明の
絶縁ゲート型半導体装置はＩＧＢＴを構成するので、Ｉ
ＧＢＴにおいてオン抵抗の低減と破壊耐性の向上とを実
現することができる。
【０１０１】＜請求項６記載の発明の効果＞この発明に
おける絶縁ゲート型半導体装置は、帯状の第３および第
５の半導体領域が、互いにある角度をもって交差してい
るので、第１および第５の半導体領域の間の相対位置に
制約がない。このため、装置の製造工程において第５の
半導体領域を形成するためのマスク・パターンの位置合
わせを精密に行う必要がないので、製造工程が簡略であ
るという効果を奏する。同時に、装置の特性における製
品毎の均一性が向上するといる効果が得られる。
【０１０２】＜請求項７〜請求項１０記載の発明の効果
＞この発明における製造方法では、上記の効果を有する
絶縁ゲート型半導体装置を製造可能である。
【図面の簡単な説明】
【図１】第１実施例における装置の構造を示す断面図で
ある。
【図２】シミュレーションを実行して得られたデータを
示すグラフである。
【図３】シミュレーションの対象とした半導体装置モデ
ルの構造を示す断面図である。
【図４】第２実施例における装置の構造を示す断面図で
ある。
【図５】第３実施例における装置の構造を示す断面図で
ある。
【図６】第４実施例における装置の構造を示す断面図で
ある。
【図７】第５実施例における装置の構造を示す断面図で
ある。
【図８】第６実施例における装置の構造を示す断面図で
ある。
【図９】第７実施例における装置の構造を示す断面図で
ある。
【図１０】実施例における高濃度ｎ型半導体領域の形状
を示す断面図である。
【図１１】もう１つの実施例における高濃度ｎ型半導体
領域の形状を示す断面図である。
【図１２】更にもう１つの実施例における高濃度ｎ型半
導体領域の形状を示す断面図である。
【図１３】第１実施例の装置の製造工程図である。
【図１４】第２実施例の装置の製造工程図である。
【図１５】第３実施例の装置の製造工程図である。
【図１６】第４実施例の装置の製造工程図である。
【図１７】第１実施例の装置のもう１つの製造工程を示
す工程図である。
【図１８】第２実施例の装置のもう１つの製造工程を示
す工程図である。
【図１９】第３実施例の装置のもう１つの製造工程を示
す工程図である。
【図２０】従来の絶縁ゲート型半導体装置の構造を図示
する断面図である。
【図２１】従来の装置の出力特性を示すグラフである。
【図２２】短絡状態におけるコレクタ電流の時間経過に
伴う変化を示すグラフである。
【符号の説明】
１２ 半導体基体 １ ｐ型半導体層 ４ ｐ型ベース領域 ５ ｎ型エミッタ領域 ７、３２ ゲート絶縁膜（絶縁層） ８、３３ ゲート電極（制御電極層） ９ エミッタ電極（第２の主電極層） １０ コレクタ電極（第１の主電極層） １１ ｎ型半導体層 ２１ バッファ層 ２２、２２ａ、２２ｂ、２２ｃ、２２ｄ 高濃度ｎ型半
導体領域 ５１、５２、５３、５４ レジストパターン（遮蔽膜）

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 下記の（ａ）〜（ｄ）を備える絶縁ゲー
    ト型半導体装置。 （ａ）下記の（ａ−１）〜（ａ−５）を備える半導体基
    体； （ａ−１）上主面および下主面を有し、当該下主面が前
    記半導体基体の表面に露出する第１導電形式の第１の半
    導体領域； （ａ−２）前記第１の半導体領域の前記上主面上に形成
    された、第２導電形式の第２の半導体領域； （ａ−３）前記第２の半導体領域の、前記半導体基体の
    表面に露出する部分に、形成され、当該表面に露出する
    第１導電形式の第３の半導体領域； （ａ−４）前記第２の半導体領域の、前記半導体基体の
    表面に露出する部分に、選択的に形成され、当該表面に
    露出し、前記第３の半導体領域との接合面を有し、前記
    第２の半導体領域との接合面を有しない第２導電形式の
    第４の半導体領域； （ａ−５）前記第１の半導体領域と前記第２の半導体領
    域との接合面部分ないし当該第２の半導体領域の内部に
    選択的に形成され、第２導電形式であって、第２導電形
    式を形成する不純物の濃度が前記第２の半導体領域より
    も高い第５の半導体領域； （ｂ）前記第１の半導体領域の前記下主面に電気的に接
    続された第１の主電極層； （ｃ）少なくとも前記第４の半導体領域の、前記半導体
    基体の表面に露出する表面に、電気的に接続された第２
    の主電極層； （ｄ）前記第３の半導体領域の、前記半導体基体の表面
    に露出する表面に、絶縁層を介して対向して設けられた
    制御電極層。
  2. 【請求項２】 請求項１に記載の絶縁ゲート型半導体装
    置であって、 前記半導体基体が、 （ａ−６）前記第２の半導体領域の前記第１の半導体領
    域との接合面部分に前記第５の半導体領域を除いて形成
    され、前記第５の半導体領域との接合面を有し、第２導
    電形式であって、第２導電形式を形成する不純物の濃度
    が前記第２の半導体領域よりも高く、前記第５の半導体
    領域よりも低い第６の半導体領域、 を更に備える絶縁ゲート型半導体装置。
  3. 【請求項３】 請求項２に記載の絶縁ゲート型半導体装
    置であって、 前記第２の半導体領域の第２導電形式を形成する不純物
    の濃度が、略５×１０14ｃｍ-3以下であって、 前記第５の半導体領域の第２導電形式を形成する不純物
    の濃度が、略１０18ｃｍ-3〜１０21ｃｍ-3の範囲にあっ
    て、 前記第６の半導体領域の第２導電形式を形成する不純物
    の濃度が、略５×１０14ｃｍ-3〜１０17ｃｍ-3の範囲に
    ある、 絶縁ゲート型半導体装置。
  4. 【請求項４】 請求項３に記載の絶縁ゲート型半導体装
    置であって、 前記第５の半導体領域の第２導電形式を形成する不純物
    の濃度が、前記第６の半導体領域の第２導電形式を形成
    する不純物の濃度の略１００倍以上である、 絶縁ゲート型半導体装置。
  5. 【請求項５】 請求項１に記載の絶縁ゲート型半導体装
    置であって、 前記第２の主電極層が、 （ｃ−１）前記第４の半導体領域の、前記半導体基体の
    表面に露出する表面と、前記第３の半導体領域の、前記
    半導体基体の表面に露出する表面とに、電気的に接続さ
    れた第２の主電極層； を備える絶縁ゲート型半導体装置。
  6. 【請求項６】 請求項１に記載の絶縁ゲート型半導体装
    置であって、 前記第３の半導体領域および前記第５の半導体領域が帯
    状に形成されており、これらの第３および第５の半導体
    領域は、互いに接触することなくある角度をもって交差
    する絶縁ゲート型半導体装置。
  7. 【請求項７】 下記の（ａ）〜（ｋ）を備える絶縁ゲー
    ト型半導体装置の製造方法。 （ａ）上主面および下主面を有する、第１導電形式の第
    １の半導体領域を得る工程； （ｂ）選択的に開口部を有し不純物の導入を阻止する遮
    蔽膜を、前記第１の半導体領域の前記上主面の上に設け
    る工程； （ｃ）前記開口部を介して、前記第１の半導体領域の前
    記上主面に、第２導電形式の不純物を選択的に導入し、
    第２導電形式の第２の半導体領域を形成する工程； （ｄ）前記遮蔽膜を除去する工程； （ｅ）前記第１の半導体領域の前記上主面の上に、第２
    導電形式の第３の半導体領域を形成する工程； （ｆ）前記工程（ｃ）で導入された不純物を、前記第２
    の半導体領域の周辺の半導体領域に選択的に拡散させる
    ことにより、前記第２の半導体領域をその周辺に広げる
    工程； （ｇ）前記第３の半導体領域の外部に露出する表面の部
    分に、当該表面に露出する第１導電形式の第４の半導体
    領域を形成する工程； （ｈ）前記第４の半導体領域の外部に露出する表面の部
    分に、当該表面に露出し、前記第４の半導体領域との接
    合面を有し、前記第３の半導体領域との接合面を有しな
    い第２導電形式の第５の半導体領域を選択的に形成する
    工程； （ｉ）前記第１の半導体領域の前記下主面に電気的に接
    続する第１の主電極層を当該下主面の上に設ける工程； （ｊ）少なくとも前記第５の半導体領域の外部に露出す
    る表面に電気的に接続する第２の主電極層を前記表面の
    上に設ける工程； （ｋ）前記第４の半導体領域の外部に露出する表面に、
    絶縁層を介して対向する制御電極層を設ける工程。
  8. 【請求項８】 下記の（ａ）〜（ｌ）を備える絶縁ゲー
    ト型半導体装置の製造方法。 （ａ）上主面および下主面を有する、第１導電形式の第
    １の半導体領域を得る工程； （ｂ）前記第１の半導体領域の前記上主面の上に、第２
    導電形式の第２の半導体領域を形成する工程； （ｃ）選択的に開口部を有し不純物の導入を阻止する遮
    蔽膜を、前記第２の半導体領域の上主面の上に設ける工
    程； （ｄ）前記開口部を介して、前記第２の半導体領域の前
    記上主面に、第２導電形式の不純物を選択的に導入し、
    第２導電形式の第３の半導体領域を形成する工程； （ｅ）前記遮蔽膜を除去する工程； （ｆ）前記第２の半導体領域の前記上主面の上に、第２
    導電形式の第４の半導体領域を形成する工程。 （ｇ）前記工程（ｄ）で導入された不純物を、前記第３
    の半導体領域の周辺の半導体領域に選択的に拡散させる
    ことにより、前記第３の半導体領域をその周辺に広げる
    工程； （ｈ）前記第４の半導体領域の外部に露出する表面の部
    分に、当該表面に露出する第１導電形式の第５の半導体
    領域を形成する工程； （ｉ）前記第５の半導体領域の外部に露出する表面の部
    分に、当該表面に露出し、前記第５の半導体領域との接
    合面を有し、前記第４の半導体領域との接合面を有しな
    い第２導電形式の第６の半導体領域を選択的に形成する
    工程； （ｊ）前記第１の半導体領域の前記下主面に電気的に接
    続する第１の主電極層を当該下主面の上に設ける工程； （ｋ）少なくとも前記第６の半導体領域の外部に露出す
    る表面に電気的に接続する第２の主電極層を前記表面の
    上に設ける工程； （ｌ）前記第５の半導体領域の外部に露出する表面に、
    絶縁層を介して対向する制御電極層を設ける工程。
  9. 【請求項９】 下記の（ａ）〜（ｋ）を備える絶縁ゲー
    ト型半導体装置の製造方法。 （ａ）下主面を有する、第１導電形式の第１の半導体領
    域を得る工程； （ｂ）選択的に開口部を有し不純物の導入を阻止する遮
    蔽膜を、前記第１の半導体領域の前記下主面の上に設け
    る工程； （ｃ）前記開口部を介して、前記第１の半導体領域の前
    記下主面に、第１導電形式の不純物を選択的に導入し、
    第１導電形式の第２の半導体領域を形成する工程； （ｄ）前記遮蔽膜を除去する工程； （ｅ）上主面と下主面を有し、前記第１の半導体領域の
    前記下主面の上に、前記上主面が接合するように、第２
    導電形式の第３の半導体領域を形成する工程。 （ｆ）前記工程（ｃ）で導入された不純物を、前記第２
    の半導体領域の周辺の半導体領域に選択的に拡散させる
    ことにより、前記第２の半導体領域をその周辺に広げる
    工程； （ｇ）前記第１の半導体領域の外部に露出する表面の部
    分に、当該表面に露出する第２導電形式の第４の半導体
    領域を形成する工程； （ｈ）前記第４の半導体領域の外部に露出する表面の部
    分に、当該表面に露出し、前記第４の半導体領域との接
    合面を有し、前記第１の半導体領域との接合面を有しな
    い第１導電形式の第５の半導体領域を選択的に形成する
    工程； （ｉ）前記第３の半導体領域の前記下主面に電気的に接
    続する第１の主電極層を当該下主面の上に設ける工程； （ｊ）少なくとも前記第４の半導体領域の外部に露出す
    る表面に電気的に接続する第２の主電極層を前記表面の
    上に設ける工程； （ｋ）前記第１の半導体領域の外部に露出する表面に、
    絶縁層を介して対向する制御電極層を設ける工程。
  10. 【請求項１０】 下記の（ａ）〜（ｌ）を備える絶縁ゲ
    ート型半導体装置の製造方法。 （ａ）下主面を有する、第１導電形式の第１の半導体領
    域を得る工程； （ｂ）選択的に開口部を有し不純物の導入を阻止する遮
    蔽膜を、前記第１の半導体領域の前記下主面の上に設け
    る工程； （ｃ）前記開口部を介して、前記第１の半導体領域の前
    記下主面に、第１導電形式の不純物を選択的に導入し、
    第１導電形式の第２の半導体領域を形成する工程； （ｄ）前記遮蔽膜を除去する工程； （ｅ）上主面と下主面を有し、前記第１の半導体領域の
    前記下主面の上に、前記上主面が接合するように、第１
    導電形式の第３の半導体領域を形成する工程。 （ｆ）前記工程（ｃ）で導入された不純物を、前記第２
    の半導体領域の周辺の半導体領域に選択的に拡散させる
    ことにより、前記第２の半導体領域をその周辺に広げる
    工程； （ｇ）上主面と下主面を有し、前記第３の半導体領域の
    前記下主面の上に、前記上主面が接合するように、第２
    導電形式の第４の半導体領域を形成する工程。 （ｈ）前記第１の半導体領域の外部に露出する表面の部
    分に、当該表面に露出する第２導電形式の第５の半導体
    領域を形成する工程； （ｉ）前記第５の半導体領域の外部に露出する表面の部
    分に、当該表面に露出し、前記第５の半導体領域との接
    合面を有し、前記第１の半導体領域との接合面を有しな
    い第１導電形式の第６の半導体領域を選択的に形成する
    工程； （ｊ）前記第４の半導体領域の前記下主面に電気的に接
    続する第１の主電極層を当該下主面の上に設ける工程； （ｋ）少なくとも前記第５の半導体領域の外部に露出す
    る表面に電気的に接続する第２の主電極層を前記表面の
    上に設ける工程； （ｌ）前記第１の半導体領域の外部に露出する表面に、
    絶縁層を介して対向する制御電極層を設ける工程。
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