KR102155721B1 - 파워 소자 및 그의 제조 방법 - Google Patents

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Abstract

필드 스톱층의 기능이 향상된 파워 소자 및 그 제조 방법을 제공한다. 본 발명에 따른 파워 소자는 제1 도전형을 가지는 반도체 기판을 기반으로 형성된 제1 필드 스톱층, 제1 필드 스톱층 상에 형성되고 제1 필드 스톱층보다 높은 불순물 농도 부분을 구비한 제1 도전형을 가지는 제2 필드 스톱층, 제2 필드 스톱층 상에 형성되고 제1 필드 스톱층보다 낮은 불순물 농도의 제1 도전형을 가지는 드리프트 영역, 드리프트 영역의 상부 부분에 형성되는 복수의 파워 소자 셀 및 제1 필드 스톱층의 하부에 형성된 컬렉터 영역을 포함하되, 제2 필드 스톱층은 제1 불순물 농도를 가지는 제1 영역과 제1 불순물 농도보다 높은 제2 불순물 농도를 가지는 제2 영역으로 이루어진다.

Description

파워 소자 및 그의 제조 방법{Power device and method for fabricating the same}
본 발명은 파워 소자 및 그의 제조 방법에 관한 것으로, 특히, 반도체 기판을 필드 스톱층으로 이용하고, 상기 기판 상에 에피택셜층을 성장시켜 드리프트 영역을 형성한 파워 소자 및 그 제조 방법에 관한 것이다.
최근 고전력 MOSFET의 고속 스위칭(switching) 특성과 BJT(Bipolar Junction Transistor)의 대전력 특성을 겸비한 전력 반도체 소자로서, 절연 게이트 바이폴라 트랜지스터(IGBT)가 주목되고 있다. 여러 형태의 IGBT 구조 중 필드 스톱(FS: Field Stop) 형태의 IGBT는 소프트 펀치 쓰루(soft punch through) 형태 또는 얕은 펀치쓰루 형태의 IGBT로 이해될 수 있다. 이러한 FS-IGBT는 NPT(Non-Punch Through) IGBT와 PT(Punch Through) IGBT 기술의 조합으로 이해될 수 있으며 이에 따라 이러한 기술들의 장점들, 예컨대, 낮은 포화 컬렉터 전압(Vce,sat), 용이한 병렬 운전, 견고함(ruggedness) 등의 장점을 가질 수 있는 것으로 이해될 수 있다.
그럼에도 불구하고, FS-IGBT를 제조하는 데에는 NPT IGBT의 제조에서 보다 얇은 두께의 평평한 웨이퍼를 요구하고 있으며, 컬렉터 영역에 대한 공핍 영역(depletion region)의 확장을 방지하기 위해서 컬렉터 영역과 N-드리프트(drift) 영역 사이에 n형의 필드 스톱층이 요구되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 파워 소자, 예컨대, FS-IGBT의 구조에서 컬렉터 영역과 드리프트 영역 사이에 반도체 기판을 기반으로 하는 필드 스톱층을 구비하고, 필드 스톱층의 두께 조절 및 컬렉터 영역의 불순물 농도 조절이 용이하면서도, 필드 스톱층의 기능이 향상된 파워 소자 및 그 제조 방법을 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 파워 소자를 제공한다. 본 발명에 따른 파워 소자는 제1 도전형을 가지는 제1 필드 스톱층; 상기 제1 필드 스톱층 상에 형성되고 상기 제1 필드 스톱층보다 높은 불순물 농도 부분을 구비한 상기 제1 도전형을 가지는 제2 필드 스톱층; 상기 제2 필드 스톱층 상에 형성되고, 상기 제1 필드 스톱층보다 낮은 불순물 농도의 상기 제1 도전형을 가지는 드리프트 영역; 상기 드리프트 영역의 상부 부분에 형성되는 복수의 파워 소자 셀; 및 상기 제1 필드 스톱층의 하부에 형성된 컬렉터 영역;을 포함하되, 상기 제2 필드 스톱층은 제1 불순물 농도를 가지는 제1 영역 및 상기 제1 불순물 농도보다 더 높은 제2 불순물 농도를 가지는 제2 영역으로 이루어진다.
상기 제1 영역과 상기 제2 영역은 서로 맞닿을 수 있다.
상기 제2 불순물 농도는 동일 레벨에서 상기 제1 불순물 농도보다 더 높을 수 있다.
상기 제2 영역의 평균 불순물 농도는 상기 제1 영역의 평균 불순물 농도보다 높을 수 있다.
상기 제1 영역과 상기 제2 영역은 수평 방향을 따라서 교대로 배치될 수 있다.
상기 제2 영역은 동일 레벨에서 상기 제1 영역을 감쌀 수 있다.
상기 복수의 파워 소자 셀은, 상기 제1 영역 상에 형성될 수 있다.
상기 복수의 파워 소자 셀을 둘러싸도록 상기 드리프트 영역의 상부 부분에 배치되며, 상기 제2 영역 상에 형성되는 에지 터미네이션 구조체를 더 포함할 수 있다.
상기 컬렉터 영역은 상기 제1 도전형과 다른 제2 도전형을 가질 수 있다.
상기 컬렉터 영역은, 상기 제1 도전형을 가지는 제1 컬렉터 영역과 상기 제1 도전형과 다른 제2 도전형을 가지는 제2 컬렉터 영역으로 이루어질 수 있다.
상기 복수의 파워 소자 셀 중 일부는 상기 제1 영역 상에 형성되고, 나머지 일부는 상기 제2 영역 상에 형성될 수 있다.
상기 제2 필드 스톱층은, 상기 제1 필드 스톱층으로부터 불순물 농도가 증가하여 최대 불순물 농도를 가진 후 상기 드리프트 영역까지 불순물 농도가 감소할 수 있다.
상기 제1 필드 스톱층 및 상기 드리프트 영역은 각각 깊이 방향으로 일정한 불순물 농도 프로파일을 가질 수 있다.
상기 제1 필드 스톱층은 초크랄스키(Czochralski: CZ) 단결정 기판의 후면 연마를 통해 형성될 수 있다.
상기 드리프트 영역은 상기 제2 필드 스톱층 상에 에피택셜 성장을 통해 형성될 수 있다.
상기 제2 필드 스톱층은 이온 임플란트 공정을 통하여 상기 제1 필드 스톱층보다 불순물 농도가 높도록 형성될 수 있다.
상기 제2 필드 스톱층은 제1 이온 임플란트 공정을 통하여 상기 제1 불순물 농도를 가지도록 형성되고, 상기 제2 영역은 제2 이온 임플란트 공정을 통하여 상기 제2 불순물 농도를 가지도록 형성될 수 있다.
상기 파워 소자 셀은, 상기 드리프트 영역의 상부 부분에 배치되며 상기 제1 도전형과 다른 제2 도전형을 가지는 베이스 영역; 상기 베이스 영역 내의 표면 부분에 배치된 상기 제1 도전형을 가지는 에미터 영역; 및 상기 드리프트 영역, 베이스 영역 및 에미터 영역 상에 게이트 절연층을 개재하여 형성된 게이트 전극;을 포함할 수 있다.
상기 파워 소자 셀은, 상기 드리프트 영역의 상부 부분에 배치되며 상기 제1 도전형과 다른 제2 도전형을 가지는 베이스 영역; 상기 베이스 영역 내의 표면 부분에 배치된 상기 제1 도전형을 가지는 에미터 영역; 상기 베이스 영역 및 에미터 영역의 한쪽 측면에 배치되고, 상기 드리프트 영역에서 매립되어 형성된 게이트 전극; 및 상기 베이스 영역, 상기 에미터 영역 및 상기 드리프트 영역과 상기 게이트 전극 사이에 배치되는 게이트 절연층;을 포함할 수 있다.
또한 상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 파워 소자의 제조 방법을 제공한다. 본 발명에 따른 파워 소자의 제조 방법은 제1 도전형을 가지는 반도체 기판을 준비하는 단계; 상기 반도체 기판의 전면 상에 상기 제1 도전형을 가지는 불순물 이온을 이온 임플란트하여 임플란트 필드 스톱층(implanted field stop layer)을 형성하는 제1 이온 임플란트 단계; 상기 임플란트 필드 스톱층의 일부분에 상기 제1 도전형을 가지는 불순물 이온을 이온 임플란트하여 상기 임플란트 필드 스톱층의 일부분의 불순물 농도가 상기 임플란트 필드 스톱층의 나머지 부분의 불순물 농도보다 높도록 형성하는 제2 이온 임플란트 단계; 상기 임플란트 필드 스톱층 상에 상기 반도체 기판보다 낮은 불순물 농도를 가지는 에피택셜층을 성장시켜 드리프트(drift) 영역을 형성하는 단계; 상기 드리프트 영역의 상부 부분에 복수의 파워 소자 셀을 형성하는 단계; 상기 반도체 기판의 상기 전면에 반대되는 후면을 연마하여 필드 스톱층을 형성하는 단계; 및 상기 필드 스톱층의 하부 부분에 컬렉터 영역을 형성하는 단계;를 포함한다.
상기 제2 이온 임플란트 단계는, 상기 임플란트 필드 스톱층의 제1 영역을 덮는 제1 포토 레지스트층을 형성하는 단계; 상기 제1 포토 레지스트층을 마스크로 사용하여, 상기 제1 포토 레지스트층에 의하여 노출되는 상기 임플란트 필드 스톱층의 제2 영역에 상기 제1 도전형을 가지는 불순물 이온을 이온 임플란트하는 단계; 및 상기 제1 포토 레지스트층을 제거하는 단계;를 포함할 수 있다.
상기 복수의 파워 소자 셀을 형성하는 단계는, 상기 임플란트 필드 스톱층의 상기 제1 영역 상에 상기 복수의 파워 소자 셀을 형성할 수 있다.
상기 제2 영역은 동일 레벨에서 상기 제1 영역을 감싸며, 상기 복수의 파워 소자 셀을 둘러싸도록 상기 드리프트 영역의 상부 부분에 배치되며, 상기 제2 영역 상에 형성되는 에지 터미네이션 구조체를 형성하는 단계;를 더 포함할 수 있다.
상기 복수의 파워 소자 셀을 형성하는 단계는, 상기 드리프트 영역의 표면 일정 영역에 상기 제1 도전형과 다른 제2 도전형을 가지는 베이스 영역을 형성하는 단계; 상기 베이스 영역 표면 일정 영역에 상기 제1 도전형을 가지는 에미터 영역을 형성하는 단계; 상기 드리프트 영역, 상기 베이스 영역 및 상기 에미터 영역 상에 게이트 절연층을 개재하여 게이트 전극을 형성하는 단계; 및 상기 베이스 영역과 상기 에미터 영역 상에 에미터 전극을 형성하는 단계;를 포함할 수 있다.
상기 복수의 파워 소자 셀을 형성하는 단계는, 상기 드리프트 영역의 표면 일정 영역에 상기 제1 도전형과 다른 제2 도전형을 가지는 베이스 영역을 형성하는 단계; 상기 베이스 영역 표면 일정 영역에 상기 제1 도전형을 가지는 에미터 영역을 형성하는 단계; 상기 베이스 영역 및 에미터 영역의 한쪽 측면과 인접하며, 상기 드리프트 영역의 표면에서부터 일정 깊이로 파여져 내부에 수용공간을 갖는 트렌치를 형성하는 단계; 상기 트렌치의 내부 표면을 덮는 게이트 절연층을 형성하는 단계; 상기 게이트 절연층이 형성된 상기 트렌치 내에 게이트 전극을 형성하는 단계; 및 상기 베이스 영역과 상기 에미터 영역 상에 에미터 전극을 형성하는 단계;를 포함할 수 있다.
상기 컬렉터 영역을 형성하는 단계는, 상기 제1 도전형과 다른 제2 도전형을 가지는 불순물 이온을 이온 임플란트하여 형성할 수 있다.
상기 컬렉터 영역을 형성하는 단계는, 상기 반도체 기판의 후면 상에 상기 제1 도전형을 가지는 불순물 이온을 이온 임플란트하는 제3 이온 임플란트 단계; 및 상기 반도체 기판의 후면의 일부분에 상기 제1 도전형과 다른 제2 도전형을 가지는 불순물 이온을 이온 임플란트하여 상기 컬렉터 영역의 일부분이 상기 컬렉터 영역의 나머지 부분과 다른 도전형을 가지도록 형성하는 제4 이온 임플란트 단계;를 포함할 수 있다.
상기 제4 이온 임플란트 단계는, 상기 반도체 기판 후면의 일부분을 덮는 제2 포토 레지스트층을 형성하는 단계; 상기 제2 포토 레지스트층을 마스크로 사용하여, 상기 제2 포토 레지스트층에 의하여 노출되는 상기 반도체 기판 후면의 나머지 부분에 상기 제2 도전형을 가지는 불순물 이온을 이온 임플란트하는 단계; 및 상기 제2 포토 레지스트층을 제거하는 단계;를 포함할 수 있다.
본 발명에 따른 파워 소자 및 그 제조 방법은 턴 오프 스위칭(turn off switching)을 하는 동안, 정공의 전류 테일(current tail)을 감소시킬 수 있기 때문에 고속의 스위칭이 가능하도록 할 수 있다. 또한 본 발명에 따른 파워 소자 및 그 제조 방법은 필드 스톱층의 일부를 불순물 이온의 이온 임플란트에 의해 형성함으로, 필드 스톱층의 불순물 농도가 정교하고 용이하게 제어될 수 있다. 또한, 그러한 정교한 불순물 농도 조절에 기인하여, 필드 스톱층의 두께나 불순물 농도 프로파일을 다양하게 조절할 수 있다. 또한 이온 임플란트에 의해 형성되는 필드 스톱층의 부분을 불순물 농도가 다른 제1 영역과 제2 영역으로 형성하여, 정공의 주입을 최소화할 수 있다. 그에 따라, 본 실시예의 파워 소자는 전기적 특성, 예컨대, 온-오프 스위칭 웨이브폼(waveform)을 현저히 개선하여, 고 스피드 스위칭 특성을 구현할 수 있다.
반도체 기판을 기반으로 하는 필드 스톱층의 부분과 별도로 이온 임플란트에 의하여 필드 스톱층의 일부분을 별개로 형성됨으로써, 컬렉터 영역의 불순물 농도 조절이 용이할 수 있다. 또한, 필드 스톱층의 일부분이 반도체 기판을 기반으로 후면 연마에 의해서 형성되므로, 고에너지의 이온 주입 과정 및 이에 수반되는 어닐링 확산 과정은 불필요하다.
또한 이온 임플란트에 의해 형성되는 필드 스톱층의 부분을 불순물 농도가 다른 제1 영역과 제2 영역으로 형성하며, 이들의 면적의 비율과 배치를 조절할 수 있기 때문에, 정공이 컬렉터 영역에서 드리프트 영역으로 주입되는 양과 정공이 주입되는 경로를 자유롭게 조절할 수 있다. 이에 따라 전기장의 크라우딩을 감소하여 파워 소자의 항복 전압이 낮아지는 것을 방지할 수 있으며, 상대적으로 에지 터미네이션 구조체가 작은 면적을 차지하도록 형성할 수 있어, 동일 면적을 가지는 파워 소자에 더 많은 파워 소자 셀을 형성할 수 있어, 더 높은 구동 전류를 가지도록 할 수 있다.
또한 이온 임플란트에 의해 형성되는 필드 스톱층의 부분을 불순물 농도가 다른 제1 영역과 제2 영역을 이용하여 반도체 기판의 후면을 통한 정렬이 없이 바이 모드(Bi-mode) IGBT를 용이하게 구현할 수 있다.
도 1은 본 발명의 실시 예에 따른 파워 소자의 필드 스톱층을 나타내는 요부 단면도이다.
도 2는 본 발명의 다른 실시 예에 따른 파워 소자의 필드 스톱층을 나타내는 요부 단면도이다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 파워 소자의 제2 필드 스톱층을 나타내는 평면도들이다.
도 4a 내지 도 4c는 본 발명의 실시 예에 따른 파워 소자의 필드 스톱층의 도핑 농도를 나타내는 그래프들이다.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 파워 소자의 파워 소자 셀을 나타내는 단면도들이다.
도 6은 본 발명의 실시 예에 따른 파워 소자의 파워 소자 셀들을 나타내는 단면도이다.
도 7a 내지 도 7c는 본 발명의 실시 예에 따른 파워 소자의 파워 소자 셀들을 나타내는 평면도 및 단면도들이다.
도 8은 본 발명의 실시 예에 따른 파워 소자의 파워 소자 셀들을 나타내는 단면도이다.
도 9 내지 도 17은 본 발명의 실시 예에 따른 파워 소자를 제조하는 방법을 단계별로 나타내는 단면도들이다.
도 18 내지 도 20은 본 발명의 다른 실시 예에 따른 파워 소자를 제조하는 방법을 단계별로 나타내는 단면도들이다.
도 21 내지 도 23은 본 발명의 실시 예에 따른 파워 소자를 제조하는 방법을 단계별로 나타내는 단면도들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시 예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 파워 소자의 필드 스톱층을 나타내는 요부 단면도이다.
도 1을 참조하면, 파워 소자(1a)는 제1 필드 스톱층(110), 제2 필드 스톱층(120) 및 드리프트(drift) 영역(130)을 포함한다. 파워 소자(1a)의 드리프트 영역의 상부 부분에는 파워 소자 셀이 형성될 수 있으며, 제1 필드 스톱층(110)의 하부에는 컬렉터 영역이 형성될 수 있다. 상기 파워 소자 셀과 상기 컬렉터 영역의 형상은 도 5a 이후에서 자세히 설명하도록 한다.
제1 필드 스톱층(110)은 반도체 기판을 기반으로 형성될 수 있다. 예컨대, 제1 도전형을 가지는 반도체 기판을 이용하여 제1 필드 스톱층(110)이 형성될 수 있다. 이때, 반도체 기판은 FS-IGBT(Field Stop-Insulated Gate Bipolar Transistor)에서 필드 스톱층을 형성할 정도의 불순물 농도(impurity concentration), 즉, 드리프트 영역(130) 반대쪽의 반도체 기판 표면에 형성되는 제2 도전형의 컬렉터 영역으로 공핍 영역이 확장되는 것을 막기에 충분한 불순물 농도를 가지도록 불순물이 도핑된 기판일 수 있다. 제1 필드 스톱층(110) 형성을 위한 반도체 기판의 불순물 농도는, 예컨대 1E14 내지 1E16/㎤ 정도일 수 있다. 예를 들면, 제1 도전형은 N형이고, 제2 도전형은 P형일 수 있으며, 제1 필드 스톱층(110) 형성을 위한 반도체 기판은 N형 불순물이 도핑된 N0 반도체 기판일 수 있다.
이와 같이 반도체 기판을 기반으로 한 제1 필드 스톱층(110)의 높이 방향(z)으로 거의 일정한 불순물 농도 프로파일을 가질 수 있다. 즉, 제1 필드 스톱층(110)은 전체적으로 동일한 불순물 농도를 가질 수 있다.
또한, 제1 필드 스톱층(110)을 구성하는 반도체 기판은 일반적으로 대구경 웨이퍼 생산에 유리한 초크랄스키(Czochralski; CZ) 기법에 의해 생산된 기판일 수 있다. 이러한 CZ법에 의한 반도체 기판의 경우, 플롯존(Float Zone; FZ) 기법에 의해 생산되는 기판에 비해 경제성이 있으므로, 경제적인 파워 소자 구현에 기여할 수 있다.
제2 필드 스톱층(120)은 제1 필드 스톱층(110) 상에 제1 도전형의 불순물 이온을 이온 임플란트하여 형성될 수 있다. 구체적으로, 제1 도전형의 반도체 기판의 상부 영역에 제1 도전형의 불순물 이온을 이온 임플란트하고 열처리를 통해 불순물 이온들을 활성화시킴으로써, 제2 필드 스톱층(120)이 형성될 수 있다. 이러한 제2 필드 스톱층(120)의 불순물 농도는 제1 필드 스톱층(110)의 불순물 농도로부터 최대 불순물 농도까지 점차로 증가하다가, 최대 불순물 농도에서 상부의 드리프트 영역(130)의 불순물 농도까지 점차로 줄어들 수 있다. 예컨대, 제2 필드 스톱층(120)의 최대 불순물 농도는 1E15/㎤ 내지 2E17/㎤ 정도일 수 있다. 물론 최대 불순물 농도가 그에 한정되는 것은 아니다. 여기에서 불순물 농도란, 활성화된 불순물 이온들에 의하여 생성되는 불순물의 농도인 바, 이온 임플란트 공정에 의하여 주입된 불순물 농도와 실질적으로 동일할 수 있다.
제1 필드 스톱층(110)은 반도체 기판을 기반으로 형성되고, 제2 필드 스톱층(120)은 이온 임플란트 공정을 통하여 형성되는 바, 제1 필드 스톱층(110)과 제2 필드 스톱층(120)은 각각 필드 스톱층(110)과 임플란트 필드 스톱층(120)이라 혼용할 수 있다. 제2 필드 스톱층(120)은 제1 필드 스톱층(110)과 함께 공핍 영역 확장 방지 기능을 할 수 있다.
제2 필드 스톱층(120)의 존재로 인해 제1 필드 스톱층(110)의 두께가 감소될 수 있다. 즉, 이온 임플란트 공정을 사용하지 않고, 반도체 기판으로만 필드 스톱층을 구현하는 경우, 반도체 기판 반대쪽으로 컬렉터 영역이 형성되기 때문에, 필드 스톱층의 불순물 농도를 증가시키는 것이 제한되고, 상대적으로 큰 두께로 가지도록 필드 스톱층이 형성되어야 한다. 그러나 본 실시예의 파워 소자의 경우는 이온 임플란트 공정에 의하여 제2 필드 스톱층(120)이 별도로 형성됨으로써, 불순물 농도 증가의 제한을 받지 않을 수 있다. 그에 따라 제1 필드 스톱층(110)의 두께를 충분히 감소시킬 수 있고, 결국, 제1 필드 스톱층(110)의 두께와 제2 필드 스톱층(120)의 두께의 합을, 이온 임플란트 공정을 사용하지 않고 반도체 기판을 기반으로만 형성한 필드 스톱층의 두께보다 더 작게 형성할 수 있다. 예컨대, 이온 임플란트 공정을 사용하지 않고 반도체 기판을 기반으로만 형성한 필드 스톱층은 10 ㎛ 이상으로 형성되었으나, 본 실시예의 파워 소자에서는 제1 필드 스톱층(110)이 수 ㎛ 정도로 형성되고 또한 제2 필드 스톱층(120)도 수 ㎛ 정도로 형성됨으로써, 제1 필드 스톱층(110)의 두께와 제2 필드 스톱층(120)의 두께의 합이 10 ㎛이하로 형성될 수 있다.
한편, 제2 필드 스톱층(120)은 컬렉터 영역에서 정공이 드리프트 영역(130)으로 넘어가는 것을 방지하는 장벽 역할을 할 수 있다.
제2 필드 스톱층(120)은 제1 영역(122) 및 제2 영역(124)으로 이루어질 수 있다. 제2 필드 스톱층(120)의 일부분은 제1 영역(122)이고, 제1 영역(122)을 제외한 제2 필드 스톱층(120)의 나머지 부분은 제2 영역(124)일 수 있다. 제2 필드 스톱층(120)의 제1 영역(122)과 제2 영역(124)은 서로 맞닿을 수 있다. 즉, 제2 필드 스톱층(120)의 제1 영역(122)과 제2 영역(124)은 고-저 정션(high-low junction)을 형성할 수 있다.
제2 필드 스톱층(120)의 제2 영역(124)은 제1 영역(122)보다 높은 불순물 농도를 가질 수 있다. 제2 필드 스톱층(120)의 제2 영역(124)은 동일 레벨, 즉, 높이 방향(z 방향)으로 같은 레벨에서 제1 영역(122)보다 높은 불순물 농도를 가질 수 있다. 제2 필드 스톱층(120)의 제1 영역(122)은 제1 불순물 농도를 가질 수 있고, 제2 필드 스톱층(120)의 제2 영역(124)은 제1 불순물 농도보다 높은 제2 불순물 농도를 가질 수 있다.
제2 필드 스톱층(120)에 제1 이온 임플란트 공정을 통하여 제1 도전성을 가지는 불순물 이온을 이온 임플란트하여 제1 불순물 농도를 가지도록 형성한 후, 제2 영역(124)에 대하여 제2 이온 임플란트 공정을 통하여 제1 도전성을 가지는 불순물 이온을 추가로 이온 임플란트하여 제2 불순물 농도를 가지도록 형성할 수 있다. 따라서 제2 영역(124)의 평균 불순물 농도는 제1 영역(122)의 평균 불순물 농도보다 높을 수 있다.
한편, 제2 필드 스톱층(120)의 제2 영역(124)은 파워 소자가 턴 오프 스위칭(turn off switching)을 하는 동안, 정공의 전류 테일(current tail)을 감소시킬 수 있기 때문에 고속의 스위칭이 가능하도록 할 수 있다.
파워 소자(1a)의 제2 필드 스톱층(120)의 제1 영역(122)이 형성된 부분을 저농도 영역(L), 제2 영역(124)이 형성된 부분을 고농도 영역(H)이라 호칭할 수 있다. 따라서, 파워 소자(1a)에서 정공의 주입을 최소화하고자 하는 영역은 고농도 영역(H)에 형성하고, 나머지 부분은 저농도 영역(L)에 형성하여, 영역에 따라 정공이 주입되는 양을 조절할 수 있다.
제2 필드 스톱층(120)의 제1 영역(122)과 제2 영역(124)은 각각 제1 필드 스톱층(110)보다 높은 불순물 농도 부분을 구비할 수 있다. 제2 필드 스톱층(120)의 제1 영역(122)과 제2 영역(124)은 각각 깊이 방향(z)에 따라서 불순물 농도가 변화할 수 있다.
드리프트 영역(130)은 제2 필드 스톱층(120) 상에 제1 도전형을 가지는 에피택셜층을 성장시켜 형성될 수 있다. 이러한, 드리프트 영역(130)은 제1 필드 스톱층(110)의 불순물 농도에 비해 낮은 불순물 농도를 가지도록 형성될 수 있다. 구체적으로, 드리프트 영역(130)은 제1 도전형의 파워 소자의 항복 전압에 적합한 불순물 농도를 가지는 제1 도전형의 에피택셜층을 제2 필드 스톱층(120) 상에 성장시켜 형성될 수 있다. 예컨대, 드리프트 영역(130)은 1E14/㎤ 이하의 상대적으로 낮은 불순물 농도를 가지질 수 있다. 드리프트 영역(130)의 두께는 FS-IGBT에서 요구되는 항복 전압에 따라 달라질 수 있다. 예컨대, 대략 FS-IGBT에서 600V의 항복 전압이 요구될 때, 드리프트 영역(130)은 대략 60㎛ 정도의 두께로 형성될 수 있다. 드리프트 영역(130)은 제1 필드 스톱층(110)보다 낮은 불순물 농도를 가질 수 있다.
전술한 바와 같이 제2 필드 스톱층(120)의 불순물 농도는 제1 필드 스톱층(110)의 불순물 농도로부터 최대 불순물 농도까지 점차로 증가하다가, 최대 불순물 농도에서 상부의 드리프트 영역(130)의 불순물 농도까지 점차로 줄어들 수 있다. 드리프트 영역(130)가 제1 필드 스톱층(110)보다 낮은 불순물 농도를 가지는 경우, 제2 필드 스톱층(120) 중 일부분의 불순물 농도는 제1 필드 스톱층(110)의 불순물 농도보다 낮을 수 있다. 즉, 제2 필드 스톱층(120)의 불순물 농도는 제1 필드 스톱층(110)에 인접하며 제1 필드 스톱층(110)의 불순물 농도보다 높은 부분과 드리프트 영역(130)에 인접하여 제1 필드 스톱층(110)의 불순물 농도보다 낮은 부분을 포함할 수 있다.
한편, 드리프트 영역(130)은 에피택셜 성장시킬 때, 도핑되는 불순물의 농도를 달리할 수 있다. 그에 따라, 드리프트 영역(130)은 깊이 방향(z)으로 불순물 농도의 프로파일을 일정하도록 하거나 변화하도록 할 수 있다. 즉, 드리프트 영역(130)을 에피택셜 성장할 때, 도핑되는 불순물 이온의 종류와 분순물 이온의 양, 확산 시간 등을 조절함으로써, 드리프트 영역(130) 내의 불순물 농도의 프로파일을 변경시킬 수 있다. 본 실시예의 파워 소자에서 드리프트 영역(130)의 불순물 농도의 프로파일은 깊이 방향을 따라 일정할 수 있다. 제1 필드 스톱층(110), 제2 필드 스톱층(120)의 제1 영역(122)과 제2 영역(124) 및 드리프트 영역(130)의 불순물 농도의 프로파일은 도 4a 내지 도 4c에서 확인할 수 있다.
도 2는 본 발명의 다른 실시 예에 따른 파워 소자의 필드 스톱층을 나타내는 요부 단면도이다. 도 2에 대한 설명 중 도 1과 공통되는 부분에 대한 설명은 생략될 수 있다.
도 2를 참조하면, 파워 소자(1b)는 제1 필드 스톱층(110), 제2 필드 스톱층(120) 및 드리프트(drift) 영역(130)을 포함한다. 파워 소자(1a)의 드리프트 영역의 상부 부분에는 파워 소자 셀이 형성될 수 있으며, 제1 필드 스톱층(110)의 하부에는 컬렉터 영역이 형성될 수 있다.
제2 필드 스톱층(120)은 제1 영역(122) 및 제2 영역(124)으로 이루어질 수 있다. 제2 필드 스톱층(120)의 제1 영역(122)과 제2 영역(124)은 높이 방향(z 방향)에 수직인 수평 방향(예를 들면, x 방향)을 따라서 교대로 배치될 수 있다. 제2 필드 스톱층(120)의 제2 영역(124)은 깊이 방향(z)으로 동일 레벨에서 제1 영역(122)을 감쌀 수 있다.
도 1에 보인 파워 소자(1a)는 정공의 주입을 최소화하고자 하는 영역에 제2 필드 스톱층(120)의 제2 영역(124)을 배치하고, 나머지 영역에는 제1 영역(122)을 배치한다. 도 2에 보인 파워 소자(1b)는 제2 영역(124)이 제1 영역(122)을 감싸도록 형성하여 정공의 주입이 제1 영역(122)을 통하여 주로 이루어지도록 할 수 있다.
파워 소자(1b)의 제2 필드 스톱층(120)의 제1 영역(122)과 제2 영역(124)의 배치에 관한 예시는 도 3a 및 도 3b에서 보이도록 한다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 파워 소자의 제2 필드 스톱층을 나타내는 평면도들이다. 구체적으로 도 3a 및 도 3b는 도 2의 III-III을 따라서 절단한 평면도들이다.
도 3a를 참조하면, 제2 필드 스톱층(120)의 제1 영역(122)은 일 방향(y 방향)을 따라서 연장되는 라인 형상일 수 있다. 제2 필드 스톱층(120)의 제2 영역(124)은 제1 영역(122)의 사이를 채우며 일 방향(y 방향)을 따라서 연장되는 라인 형상일 수 있다. 제1 영역(122)과 제2 영역(124)은 수평 방향(예를 들면 x 방향)을 따라서 교대로 배치될 수 있다. 제1 영역(122)과 제2 영역(124)은 각각 연장되는 방향(y 방향)에 수직인 수평 방향(예를 들면 x 방향)을 따라서 교대로 배치될 수 있다.
도 3b를 참조하면, 제2 필드 스톱층(120)의 제1 영역(122)을 완전히 감싸도록 제2 영역(124)을 형성할 수 있다. 제2 필드 스톱층(120)의 제1 영역(122)은 제2 영역(124)에 의하여 한정되는 나머지 부분일 수 있다. 제2 필드 스톱층(120)의 제1 영역(122)은 각각 서로 수직인 방향(x, y)을 따라서 복수개가 매트릭스 형상으로 어레이(array)을 이루며 배치될 수 있다.
제2 필드 스톱층(120)의 제1 영역(122)과 제2 영역(124)이 각각 차지하는 면적의 비율을 조절하여, 도 2에 보인 파워 소자(1b)에서 정공이 드리프트 영역(130)으로 넘어가는 양을 조절할 수 있다.
또한 형성하고자 하는 파워 소자 셀의 형상에 따라서 제1 영역(122)의 형상을 선택할 수 있다. 예를 들면, 형성하고자 하는 파워 소자 셀이 일 방향(y)을 따라서 연장되는 라인 형상인 경우, 제2 필드 스톱층(120)의 제1 영역(122)을 도 3a에 보인 것과 같이 일 방향(y)을 따라서 연장되는 라인 형상으로 형성할 수 있다. 예를 들면, 형성하고자 하는 파워 소자 셀이 복수개가 매트릭스 형상으로 어레이를 이루며 배치되는 경우, 제2 필드 스톱층(120)의 제1 영역(122)을 도 3b에 보인 것과 같이 복수개가 매트릭스 형상으로 어레이를 이루도록 형성할 수 있다.
그러나, 제2 필드 스톱층(120)의 제1 영역(122)의 형상은 형성하고자 하는 파워 소자 셀의 형상과 유사하게 형성되는 것에 한정되는 것은 아니며, 조절하고자 하는 정공의 주입 양을 고려하여, 다양한 형상을 가지도록 형성될 수 있다.
도 4a 내지 도 4c는 본 발명의 실시 예에 따른 파워 소자의 도핑 농도를 나타내는 그래프들이다. 구체적으로 도 4a는 도 3a의 IVa-IVa를 따라서 도핑 농도를 나타내는 그래프이고, 도 4b 및 도 4c는 각각 도 2의 IVb-IVb 및 IVc-IVc를 따라서 도핑 농도를 나타내는 그래프이다.
도 4a를 참조하면, 도 3a에 보인 제2 필드 스톱층(120)의 불순물 농도 프로파일을 저농도 영역(L)과 고농도 영역(H), 즉, 제1 영역(122)과 제2 영역(124)을 가로지르며 보여준다. 제1 영역(122)의 제1 불순물 농도(D1)는 제2 영역(124)의 제2 불순물 농도(D2)보다 낮은 값을 가질 수 있다. 제1 영역(122)과 제2 영역(124) 각각의 불순물 농도는 동일 레벨에서 일정한 값을 가지나, 제1 영역(122)과 제2 영역(124)의 경계에서 확산에 의하여 제2 불순물 농도(D2)로부터 제1 불순물 농도(D1)까지 변화하는 구간이 존재할 수 있다.
도 4b를 참조하면, 도 2에 보인 파워 소자(1b)의 저농도 영역(L)에 대한 깊이 방향(z)에 대한 불순물 농도 프로파일을 보여준다. 드리프트 영역(130)은 깊이 방향(z)을 따라 일정한 불순물 농도(D4)를 가질 수 있다. 물론 전술한 바와 같이 드리프트 영역(130)은 깊이에 따라 불순물 농도가 변하도록 형성될 수 있다.
제1 영역(122)의 불순물 농도는 드리프트 영역(130)과 접하는 부분에서부터 최대 불순물 농도 부분(A)까지 점차로 증가하여 제1 불순물 농도(D1)에 이른 후, 다시 점차로 줄어들어 제1 필드 스톱층(110)의 불순물 농도(D3)에 이르게 된다.
반도체 기판을 기반으로 하는 제1 필드 스톱층(110)은 깊이에 따라 일정한 불순물 농도(D3)를 가질 수 있다.
도 4c를 참조하면, 도 2에 보인 파워 소자(1b)의 고농도 영역(H)에 대한 깊이 방향(z)에 대한 불순물 농도 프로파일을 보여준다. 고농도 영역(H)에 대한 깊이 방향(z)에 대한 불순물 농도 프로파일의 추세는 도 4b에서 보인 저농도 영역(L)에 대한 깊이 방향(z)에 대한 불순물 농도 프로파일의 추세와 거의 유사하다.
제2 영역(124)의 불순물 농도는 드리프트 영역(130)과 접하는 부분에서부터 최대 불순물 농도 부분(B)까지 점차로 증가하여 제1 불순물 농도(D1)보다 높은 제2 불순물 농도(D2)에 이른 후, 다시 점차로 줄어들어 제1 필드 스톱층(110)의 불순물 농도(D3)에 이르게 된다.
도 5a는 본 발명의 실시 예에 따른 파워 소자의 파워 소자 셀을 나타내는 단면도이다.
도 5a를 참조하면, 파워 소자(1000a)는 제1 필드 스톱층(110), 제2 필드 스톱층(120), 드리프트 영역(130), 베이스 영역(140), 에미터 영역(150) 및 컬렉터 영역(160)을 포함한다. 제1 필드 스톱층(110), 제2 필드 스톱층(120) 및 드리프트 영역(130)에 대한 설명 중 도 1 내지 도 4c에서 설명된 내용은 생략될 수 있다.
베이스 영역(140) 및 에미터 영역(150)은 드리프트 영역(130)의 상부 표면 부분에 형성될 수 있다. 베이스 영역(140)은 드리프트 영역(130) 상부 표면 상에 제2 도전형을 가지는 불순물 이온을 선택적으로 이온 임플란트하고 열처리를 통해 확산 및/또는 활성화시켜 형성할 수 있다. 베이스 영역(140)은 예를 들면, 고농도의 P형(P+) 불순물 영역일 수 있다. 베이스 영역(140)은 드리프트 영역(130)과 P-N 정션 영역을 형성할 수 있다. 베이스 영역(140)은 농도에 따라 상측에 형성된 제1 베이스 영역(P++)과 상기 제1 베이스 영역(P++)의 하측에 형성된 제2 베이스 영역(P-)으로 구성할 수 있다(미도시). 예를 들면, 상기 제1 베이스 영역(P++)은 1E19/㎤의 불순물 농도를 가질 수 있고, 상기 제2 베이스 영역(P-)은 1E17/㎤ 정도의 불순물 농도를 가질 수 있다.
에미터 영역(150)은 베이스 영역(140) 내부의 상부 표면 일정 영역에 제1 도전형을 가지는 불순물 이온을 선택적으로 이온 임플란트하고 열처리를 통해 확산 및/또는 활성화시켜 형성될 수 있다. 에미터 영역(150)은 예를 들면, 고농도의 N형(N+) 불순물 영역일 수 있다. 예를 들면, 에미터 영역(150)은 1E18/㎤ 내지 1E20/㎤ 정도의 불순물 농도를 가질 수 있다.
에미터 전극(200)은 베이스 영역(140) 및 에미터 영역(150)에 걸쳐 형성될 수 있다. 또한, 게이트 전극(300)은 게이트 절연층(310)을 사이에 두고, 드리프트 영역(130), 베이스 영역(140) 및 에미터 영역(150) 상부에 형성될 수 있다. 게이트 전극(300)은 전압 인가를 통해 드리프트 영역(130)과 에미터 영역(150) 사이에 존재하는 베이스 영역(140) 부분에 채널을 설정할 수 있다.
도시하지는 않았지만, 에미터 전극(200) 및 게이트 전극(300) 등을 덮는 절연층 및/또는 패시베이션(passivation)층이 형성될 수 있다.
컬렉터 영역(160)은 필드 스톱층(110) 하부에 형성될 수 있다. 즉, 반도체 기판의 후면이 연마된 후, 반도체 기판 후면에 제2 도전형을 가지는 불순물 이온이 이온 임플란트되고 열처리를 통해 활성화되어 컬렉터 영역(160)이 형성될 수 있다. 컬렉터 영역(160)은 상대적으로 얇은 두께로 형성될 수 있다. 예를 들면, 컬렉터 영역(160)은 1㎛ 이하의 두께로 형성될 수 있다. 예를 들면, 컬렉터 영역(160)은 고농도의 P형(P+) 불순물 영역일 수 있다. 컬렉터 영역(160)의 불순물 농도는 제1 필드 스톱층(110) 및 제2 필드 스톱층(120)의 불순물 농도보다 큰 값을 가질 수 있다. 컬렉터 영역(160) 하부 면으로는 컬렉터 전극(400)이 형성될 수 있다.
컬렉터 영역(160)은 파워 소자 셀(C1)이 복수개가 형성되는 경우에도 하나의 공통 영역으로 사용될 수 있다. 따라서, 본 명세서에서 파워 소자 셀이라 호칭하는 것은 하나의 절연 게이트 바이폴라 트랜지스터(IGBT)를 이루도록 하는 베이스 영역, 에미터 영역을 함께 지칭할 수 있다.
지금까지 N형 파워 소자를 예시하여 설명하였지만, 해당 영역들의 불순물의 도전형을 바꿈으로써 P형 파워 소자를 구현할 수 있음은 물론이다.
본 실시예의 파워 소자는 불순물 이온의 이온 임플란트에 의해 제2 필드 스톱층(120)이 형성됨으로써, 제2 필드 스톱층(120)의 불순물 농도가 정교하고 용이하게 제어될 수 있다. 또한, 그러한 정교한 불순물 농도 조절에 기인하여, 제2 필드 스톱층(120)의 두께나 불순물 농도 프로파일을 다양하게 조절할 수 있다. 또한 제2 필드 스톱층(120)을 제1 불순물 농도를 가지는 제1 영역(122)과 제1 불순물 농도보다 높은 제2 불순물 농도를 가지는 제2 영역(124)으로 형성하여, 정공의 주입을 최소화할 수 있다. 그에 따라, 본 실시예의 파워 소자는 전기적 특성, 예컨대, 온-오프 스위칭 웨이브폼(waveform)을 현저히 개선하여, 고 스피드 스위칭 특성을 구현할 수 있다.
한편, 제2 필드 스톱층(120)이 반도체 기판을 기반으로 하는 제1 필드 스톱층(110)과 별개로 형성됨으로써, 제1 필드 스톱층(110) 하면에 형성되는 컬렉터 영역(160)의 불순물 농도 조절이 용이할 수 있다. 또한, 제1 필드 스톱층(110)이 반도체 기판을 기반으로 후면 연마에 의해서 형성되므로, 제1 필드 스톱층(110)을 위한 고에너지의 이온 주입 과정 및 이에 수반되는 어닐링 확산 과정은 불필요하다.
도 5b는 본 발명의 다른 실시 예에 따른 파워 소자의 파워 소자 셀을 나타내는 단면도이다. 구체적으로 도 5b에 보인 파워 소자(1000b)는 베이스 영역(140), 에미터 영역(150), 게이트 전극(300a) 및 게이트 절연층(310a)을 제외한 모든 구성이 도 5a와 동일하므로 설명의 편의를 위해 도 5a에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 5b를 참조하면, 파워 소자(1000b)는 트렌치 게이트 구조(trench-gate structure)로 이루어질 수 있다. 드리프트 영역(130)의 상측에는 드리프트 영역(130)의 표면에서부터 일정 깊이로 파여져 내부에 수용공간을 갖는 트렌치(T)가 형성된다. 게이트 절연층(310a)은 트렌치(T)의 내부 표면을 덮도록 형성된다.
여기서 트렌치(T)는 상기 베이스 영역(140) 및 에미터 영역(150)의 한쪽 측면과 인접할 수 있다. 게이트 절연층(310a)은 에미터 영역(150) 상면의 일부를 덮도록 형성되었지만, 경우에 따라 에미터 영역(150) 상면에는 게이트 절연층(310a)이 형성되지 않을 수도 있다.
게이트 전극(300a)은 상기 게이트 절연층(310a)가 형성된 상기 트렌치(T)의 내부 수용공간에 형성된다. 여기서 게이트 전극(300a)의 상면은 드리프트 영역(130)의 상면과 동일 평면을 이룰 수도 있으나, 이에 한정되지 않는다. 게이트 전극(300a)의 상면은 드리프트 영역(130)의 상면보다 더 돌출되어 형성될 수도 있다.
한편 도시된 바와 같이 베이스 영역(140) 및 에미터 영역(150)은 상기 게이트 전극(300a) 및 게이트 절연층(310a)을 포함하는 트렌치(T)의 일 측벽에 인접하여 배치될 수 있다.
컬렉터 영역(160)은 파워 소자 셀(C2)이 복수개가 형성되는 경우에도 하나의 공통 영역으로 사용될 수 있다.
도 5a에 보인 파워 소자(1000a)의 게이트 전극(300)과 달리, 도 5b에 보인 파워 소자(1000b)는 게이트 전극(300a)이 트렌치(T) 내에 형성되는 바, 게이트 전극(300a)이 파워 소자(1000b)에서 차지하는 면적이 감소될 수 있다.
도 5a 및 도 5b를 참조하면, 제2 필드 스톱층(120)의 제2 영역(124)은 정공이 컬렉터 영역(160)에서 드리프트 영역(130)으로 넘어가는 것을 방지하는 장벽 역할을 할 수 있다. 즉, 정공의 주입(H.I, Hole Injection)은 제2 필드 스톱층(120)의 제1 영역(122)을 통하여 주로 이루어질 수 있다. 따라서, 제2 필드 스톱층(120)의 제2 영역(124)은 파워 소자가 턴 오프 스위칭(turn off switching)을 하는 동안, 정공의 전류 테일(current tail)을 감소시킬 수 있기 때문에 파워 소자(1000a, 1000b)가 고속의 스위칭을 할 수 있다.
도 6은 본 발명의 실시 예에 따른 파워 소자의 복수의 파워 소자 셀들을 나타내는 단면도이다.
도 6을 참조하면, 파워 소자(1000c)는 복수의 파워 소자 셀(C)을 포함할 수 있다. 파워 소자 셀(C)은 도 5a에 보인 파워 소자 셀(C1) 또는 도 5b에 보인 파워 소자 셀(C2)에 해당할 수 있으나, 이에 제한되지 않는다. 파워 소자 셀(C)은 하나의 절연 게이트 바이폴라 트랜지스터(IGBT)를 이루도록 드리프트 영역(130) 및 그 상부에 형성되는 구성 요소인 경우 모두 해당될 수 있다.
도 5a에 보인 파워 소자(1000a) 또는 도 5b에 보인 파워 소자(1000b)는 각각 하나의 파워 소자 셀(C1 또는 C2)에 대응되도록 제2 필드 스톱층(120)의 제2 영역(124)이 형성될 수 있다. 파워 소자(1000a)는 에미터 전극, 게이트 전극 및 컬렉터 전극이 더 포함될 수 있다(미도시). 그러나, 도 6에 보인 파워 소자(1000c)는 복수의 파워 소자 셀(C) 각각의 배치와는 무관하게, 제2 필드 스톱층(120)의 제2 영역(124)이 형성될 수 있다. 즉, 파워 소자(1000c)가 복수의 파워 소자 셀(C)을 포함하는 경우, 제2 필드 스톱층(120)의 제2 영역(124)은 정공이 컬렉터 영역(160)에서 드리프트 영역(130)으로 주입되는 양을 조절하기 위하여 자유롭게 배치될 수 있다. 정공의 주입(H.I, Hole Injection)은 제2 필드 스톱층(120)의 제1 영역(122)을 통하여 주로 이루어질 수 있다. 따라서 정공의 주입(H.I)을 필요에 따라서 증가 또는 감소시키기 위하여 제2 필드 스톱층(120)의 제1 영역(122)과 제2 영역(124)의 면적의 비율 및 배치를 선택할 수 있다.
도 7a는 본 발명의 실시 예에 따른 파워 소자의 복수의 파워 소자 셀들을 나타내는 평면도이다.
도 7a를 참조하면, 파워 소자(1000d)는 복수의 파워 소자 셀(C)을 포함할 수 있다. 도 7a에 보인 파워 소자(1000d)는 예를 들면, 하나의 파워 소자 패키지를 이루기 위하여 분리된 하나의 파워 소자 다이(die)일 수 있다.
파워 소자(1000d)는 파워 소자 셀(C)이 형성되는 활성 영역(AR) 및 활성 영역(AR)을 둘러싸는 에지 터미네이션 영역(ER)으로 이루어질 수 있다. 에지 터미네이션 영역(ER)은 활성 영역(AR)을 둘러싸는 링 형상을 가질 수가 있으며, 에지 터미네이션 영역(ER)의 전부 또는 일부에는 후술할 에지 터미네이션 구조체가 형성될 수 있다.
도 7a에는 파워 소자 셀(C)이 서로 수직인 방향을 따라서 복수개가 매트릭스 형상으로 어레이를 이루며 배치된 것으로 도시되었으나, 이에 한정되지 않는다.
도 7b는 본 발명의 실시 예에 따른 파워 소자의 복수의 파워 소자 셀들을 나타내는 단면도이다. 구체적으로 도 7b는 도 7a의 활성 영역(AR)의 파워 소자 셀(C)들과 에지 터미네이션 영역(ER)을 함께 나타내도록 절단한 단면도이다.
도 7b를 참조하면, 파워 소자(1000d-1)는 복수의 파워 소자 셀(C)을 포함할 수 있다. 파워 소자(1000d-1)는 에미터 전극, 게이트 전극 및 컬렉터 전극이 더 포함될 수 있다(미도시). 복수의 파워 소자 셀(C)은 활성 영역(AR)에 형성될 수 있다. 에지 터미네이션 영역(ER)의 드리프트 영역(130)의 상부 부분에는 에지 터미네이션 구조체(ET)가 형성될 수 있다. 에지 터미네이션 구조체(ET)는 도 7a에 보인 것과 같이 활성 영역(AR)을 둘러싸는 에지 터미네이션 영역(ER)을 따라서, 복수의 파워 소자 셀(C)을 둘러싸도록 드리프트 영역(130)의 상부 부분에 배치될 수 있다.
도 5a에서 설명한 것과 같이 드리프트 영역(130)과 파워 소자 셀(C) 사이, 즉 드리프트 영역(130)과 베이스 영역(140)이 형성하는 P-N 정션 영역은 파워 소자가 형성되는 웨이퍼 전체에서 계속 될 수 없다. 즉, 하나의 파워 소자 패키지를 형성하기 위하여 하나의 파워 소자 다이를 절단(sawing)하면, P-N 정션 영역이 끝나는 곳에서 전기장의 크라우딩(crowing)이 발생하여 파워 소자의 항복 전압이 낮아질 수 있다. 이를 막기 위하여, 파워 소자 다이의 에지(edge)를 따라서, 즉, 복수의 파워 소자 셀(C)을 둘러싸도록 에지 터미네이션 구조체(ET)를 형성할 수 있다. 에지 터미네이션 구조체(ET)는 다양한 형태로 형성될 수 있는 바, 구체적인 구조는 생략하도록 한다. 예를 들면, 에지 터미네이션 구조체(ET)는 미국등록특허 제7872300호, 미국등록특허 제7074715호, 미국등록특허 제825873호, 미국 공개특허 제2012-161274호 등에 예시된 것과 같이 형성할 수 있으나, 이에 제한되지 않는다.
도 7b를 다시 참조하면, 파워 소자(1000d-1)는 제2 필드 스톱층(120)의 제2 영역(124) 상에 에지 터미네이션 구조체(ET)를 형성할 수 있다. 또한 파워 소자(1000d-1)는 제2 필드 스톱층(120)의 제1 영역(122) 상에 복수의 파워 소자 셀(C)을 형성할 수 있다. 이 경우, 정공의 주입(H.I)은 대부분 제1 영역(122)을 통하여 파워 소자 셀(C)을 향하여 이루어질 수 있다. 따라서, 전술한 전기장의 크라우딩을 감소하여 파워 소자의 항복 전압이 낮아지는 것을 방지할 수 있다. 또한 상대적으로 에지 터미네이션 구조체(ET)가 작은 면적을 차지하도록 형성할 수 있어, 동일 면적을 가지는 파워 소자(1000d-1)에 더 많은 파워 소자 셀(C)을 형성할 수 있어, 더 높은 구동 전류를 가지도록 할 수 있다.
또한 선택적으로 에지 터미네이션 구조체(ET)는 제2 영역(124) 상을 모두 덮고, 일부분 제1 영역(122) 상에 형성하도록 하고, 복수의 파워 소자 셀(C)은 상대적으로 제1 영역(122)의 내부에 위치하도록 배치하여, 제2 영역(124)에 인접한 제1 영역(122)의 부분에서 주입되는 정공이 에지 터미네이션 구조체(ET)를 향하는 것을 최소화할 수 있다.
즉, 도 7b에는 활성 영역(AR)에 제2 필드 스톱층(120)의 제1 영역(122)이 형성되고, 에지 터미네이션 영역(ER)에 제2 영역(124)이 형성된 것으로 도시되었으나, 활성 영역(AR)과 에지 터미네이션 영역(ER)의 경계를 제1 영역(122)과 제2 영역(124)의 경계로부터 제1 영역(122)의 내부에 위치하도록 형성할 수 있다.
도 7c는 본 발명의 다른 실시 예에 따른 파워 소자의 복수의 파워 소자 셀들을 나타내는 단면도이다. 구체적으로 도 7c는 도 7a의 활성 영역(AR)의 셀(C)들과 에지 터미네이션 영역(ET)을 함께 나타내도록 절단한 단면도이다. 도 7c에 대한 설명 중 도 7b과 공통되는 부분에 대한 설명은 생략될 수 있다.
도 7c를 참조하면, 파워 소자(1000d-2)는 복수의 파워 소자 셀(C)을 포함할 수 있다. 복수의 파워 소자 셀(C)은 활성 영역(AR)에 형성될 수 있다. 에지 터미네이션 영역(ER)의 드리프트 영역(130)의 상부 부분에는 에지 터미네이션 구조체(ET)가 형성될 수 있다.
파워 소자(1000d-2)는 제2 필드 스톱층(120)의 제1 영역(122)이 활성 영역(AR)의 일부분에만 형성될 수 있다. 즉, 도 7c에 보인 파워 소자(1000d-2)는 도 6에 보인 파워 소자(1000c)와 도 7b에 보인 파워 소자(1000d-1)의 특징을 모두 갖추도록 제2 필드 스톱층(120)의 제1 영역(122)과 제2 영역(124)을 배치할 수 있다. 따라서, 전술한 전기장의 크라우딩을 감소하여 파워 소자의 항복 전압이 낮아지는 것을 방지하는 것과 동시에 정공의 주입(H.I)을 필요에 따라서 증가 또는 감소시킬 수 있다.
도 8은 본 발명의 실시 예에 따른 파워 소자의 복수의 파워 소자 셀들을 나타내는 단면도이다.
도 8을 참조하면, 파워 소자(1000e)는 제1 활성 영역(AR1) 및 제2 활성 영역(AR2)에 형성되는 복수의 파워 소자 셀(C)을 포함한다. 파워 소자(1000e)의 컬렉터 영역(160a)은 제1 도전형을 가지는 제1 컬렉터 영역(162) 및 제2 도전형을 가지는 제2 컬렉터 영역(164)으로 이루어질 수 있다. 제1 컬렉터 영역(162)은 제1 필드 스톱층(110)보다 높은 불순물 농도를 가질 수 있다. 제2 컬렉터 영역(164)은 제1 컬렉터 영역(162)보다 높은 불순물 농도를 가질 수 있다.
컬렉터 영역(160a)이 제1 도전형을 가지는 제1 컬렉터 영역(162) 및 제2 도전형을 가지는 제2 컬렉터 영역(162)으로 이루어짐으로, 파워 소자 셀(C)은 단락 애노드(shorted anode) IGBT 또는 역방향 도통(reverse conducting) IGBT로 동작할 수 있다.
이때, 제1 활성 영역(AR1)에는 제2 필드 스톱층(120)의 제1 영역(122)을 형성하고, 제2 활성 영역(AR2)에는 제2 필드 스톱층(120)의 제2 영역(124)을 형성하면, 제1 활성 영역(AR1)과 제2 활성 영역(AR2)에서의 정공의 주입(H.I)을 제어할 수 있다. 따라서 제1 활성 영역(AR1)에 있는 파워 소자 셀(C)은 일반 IGBT로 동작하고, 제2 활성 영역(AR2)에 있는 파워 소자 셀(C)은 단락 애노드 IGBT 또는 역방향 도통 IGBT로 동작하여, 파워 소자(1000e)는 바이 모드(bi-mode) IGBT를 구현할 수 있다.
컬렉터 영역(160a)은 반도체 기판의 후면을 통한 이온 임플란트 공정을 통하여 형성할 수 있다. 따라서, 제2 컬렉터 영역(164)의 유무를 통하여 일반 IGBT로 동작하는 파워 소자 셀과 단락 애노드 IGBT 또는 역방향 도통 IGBT로 동작하는 파워 소자 셀을 구분하기 위해서는 반도체 기판의 후면을 통한 이온 임플란트 공정에서 정렬의 정밀도가 중요시된다. 그러나, 파워 소자 셀(C)은 반도체 기판의 상면 방향에 형성되는 바, 반도체 기판의 후면을 통한 이온 임플란트 공정에서 이를 정확히 구분하여 정렬하기에는 어려움이 있다.
그러나, 제2 필드 스톱층(120)은 반도체 기판의 상면을 통한 이온 임플란트 공정을 통하여 형성하는 바, 파워 소자 셀(C)과의 정렬이 용이할 수 있다. 따라서 반도체 기판의 후면을 통한 정렬이 없이 바이 모드 IGBT를 용이하게 구현할 수 있다.
도 7b, 도 7c 및 도 8에는 도 5a 및 도 5b에 보인 것과 같은 컬렉터 전극(400)이 도시되어 있지 않으나, 컬렉터 영역(160, 160a) 하부 면에 도 5a 및 도 5b에 보인 것과 같은 컬렉터 전극(400)을 형성할 수 있음은 자명하다. 마찬가지로 도 7b, 도 7c 및 도 8의 파워 소자 셀(C)에는 도 5a 및 도 5b에 보인 것과 같은 에미터 전극(200)과 게이트 전극(300, 300a)이 형성될 수 있음은 자명하다.
이하에서, 본 발명의 실시 예에 따른 파워 소자를 제조하는 방법을 설명한다. 도 9 내지 도 23에서는 도 5a, 도 5b 및 도 8에 보인 파워 소자의 제조하는 방법을 단계적으로 나타낸다.
도 9 내지 도 17은 본 발명의 실시 예에 따른 파워 소자를 제조하는 방법을 단계별로 나타내는 단면도들이다. 구체적으로 도 9 내지 도 17은 도 5a에 보인 파워 소자를 제조하는 방법을 단계별로 나타내는 단면도들이다.
도 9를 참조하면, 제1 도전형을 가지는 반도체 기판(100)을 준비한다. 예를 들면, 제1 도전형은 N형일 수 있으며, 이 경우, N형의 불순물 이온이 도핑된 N0 반도체 기판(100)을 준비한다. 이때, 반도체 기판(100)은 FS-IGBT에서 필드 스톱층에 요구되는 불순물 농도, 즉, 컬렉터 쪽에 표면에 형성될 P형 컬렉터 영역으로 공핍 영역이 확장되는 것을 막기에 충분한 농도의 N형 불순물 이온이 도핑된 기판일 수 있다. 예컨대, 1E14 내지 1E16/㎤ 정도로 불순물 농도를 갖는 N0 반도체 기판(100)을 준비한다. 반도체 기판(100) 내의 불순물 농도의 프로파일은 도 4b 및 도 4c에서 보인 제1 필드 스톱층(110)의 불순물 농도의 프로파일에서 확인할 수 있듯이 반도체 기판(100)의 깊이 방향에 대해 일정한 프로파일을 가질 수 있다.
한편, 반도체 기판(100)은 일반적으로 대구경 웨이퍼 생산에 유리한 초크랄스키(CZ) 기법에 의해 생산된 기판일 수 있다. 물론, 플롯존(FZ) 기법에 의해 생산되는 기판이 배제되는 것은 아니다.
도 10을 참조하면, 반도체 기판(100) 상부 영역에 제1 도전형의 불순물 이온을 이온 임플란트하는 제1 이온 임플란트 공정(Imp. 1)을 수행하여 임플란트층(122a)을 형성한다. 임플란트층(122a)의 불순물 농도는 깊이 방향에 따라 변할 수 있고, 1E15 내지 1E17/㎤의 불순물 농도 부분을 포함할 수 있다. 임플란트층(122a)은 수 ㎛ 정도의 두께로 얇게 형성될 수 있다. 경우에 따라, 수십 ㎛ 정도의 두께로 형성될 수도 있다.
도 11을 참조하면, 임플란트층(122a) 상에 임플란트층(122a)의 일부분을 덮는 제1 포토 레지스트층(510)을 형성한다. 제1 포토 레지스트층(510)은 포토리소그래피 공정을 통하여 형성할 수 있다. 제1 포토 레지스트층(510)에 의하여 덮히는 임플란트층(122a)의 부분이 도 5a에 보인 제1 영역(122)이 될 수 있다.
도 12를 참조하면, 제1 포토 레지스트층(510)을 마스크로 사용하여, 제1 포토레지스트층(510)에 의하여 노출되는 도 11에 보인 임플란트층(122a)의 부분에 제1 도전형을 가지는 불순물 이온을 이온 임플란트하는 제2 이온 임플란트 공정(Imp. 2)를 수행하여 제2 영역(124)을 형성한다. 이때 제1 포토 레지스트층(510)에 의하여 덮히는 도 11의 임플란트층(122a)의 부분은 제1 영역(122)이 된다. 제2 이온 임플란트 공정(Imp. 2) 후에 제1 포토 레지스트층(510)은 스트립 공정을 통하여 제거될 수 있다.
도 11 및 도 12를 함께 참조하면, 제1 이온 임플란트 공정(Imp. 1) 및 제2 이온 임플란트 공정(Imp. 2)에 의하여 제2 필드 스톱층(120)의 제1 영역(122) 및 제2 영역(124)이 형성될 수 있다. 제1 영역(122)에는 제1 이온 임플란트 공정(Imp. 1)을 통하여 제1 도전형의 불순물이 주입되고, 제2 영역(124)에는 제1 이온 임플란트 공정(Imp. 1) 및 제2 이온 임플란트 공정(Imp. 2)을 함께 통하여 제1 도전형의 불순물이 주입될 수 있다. 따라서 제2 영역(124)의 불순물 농도는 제1 영역(122)의 불순물 농도보다 높을 수 있다.
제2 필드 스톱층(120)을 형성할 때, 열처리를 통한 확산 및/또는 활성화 공정이 수행될 수 있다. 경우에 따라, 확산 공정이 생략될 수도 있다. 또한 열처리를 통한 확산 및/또는 활성화 공정은 제1 이온 임플란트 공정(Imp. 1) 후와 제2 이온 임플란트 공정(Imp. 2) 후에 각각 수행될 수도 있고, 제2 이온 임플란트 공정(Imp. 2) 후에만 수행될 수도 있다.
도 13을 참조하면, 제2 필드 스톱층(120) 상에 제1 도전형을 가지는 에피택셜층을 성장시켜 드리프트 영역(130)을 형성한다. 드리프트 영역(130)은 반도체 기판(100)의 불순물 농도에 비해 낮은 불순물 농도를 가질 수 있다. 드리프트 영역(130)은 N형 파워 소자, 예컨대 FS-IGBT의 항복 전압에 적합한 농도의 N형 에피택셜층을 성장시켜 형성될 수 있다. 드리프트 영역(130)의 두께는 FS-IGBT에서 요구되는 항복 전압에 따라 달라질 수 있다. 예컨대, 대략 600V의 항복 전압이 요구될 때, 드리프트 영역(130)은 대략 60㎛ 정도의 두께로 형성될 수 있다.
한편, 드리프트 영역(130)은 에피택셜 성장시킬 때, 도핑되는 불순물의 농도가 조절될 수 있다. 그에 따라, 드리프트 영역(130a)은 깊이(또는 두께) 방향의 불순물 농도의 프로파일이 일정하거나 또는 변화되도록 할 수 있다. 즉, 드리프트 영역(130)의 불순물 농도 프로파일은 설계자의 의도에 따라 달라질 수 있다. 예를 들면, 드리프트 영역(130)의 불순물 농도는 깊이에 따라 일정할 수 있다.
도 14를 참조하면, 드리프트 영역(130)의 상부의 표면 소정 영역에 제1 도전형과 다른 제2 도전형, 예컨대 P형 불순물 이온을 선택적으로 임플란트하고 확산 및/또는 활성화시켜, 베이스 영역(140)을 형성한다. 베이스 영역(140)은 예를 들면, P형 고농도(P+)불순물 영역일 수 있고, 드리프트 영역(130a)과 P-N 정션 영역을 형성할 수 있다.
베이스 영역(140) 내의 상부 표면 소정 영역에 제1 도전형, 예를 들면 N형 불순물 이온을 선택적으로 이온 임플란트하고 확산 및/또는 활성화시켜, 에미터 영역(150)을 형성한다. 에미터 영역(150)은 에를 들면 N형 고농도(N+) 불순물 영역일 수 있다. 이때, 상기한 확산 과정들은 불순물 이온들의 주입 후 수행되는 열처리 과정에서 함께 수행될 수 있다.
도 15를 참조하면, 에미터 영역(150)을 형성한 후, 베이스 영역(140)과 에미터 영역(150)에 걸쳐 접촉하는 에미터 전극(200)을 형성한다. 또한, 드리프트 영역(130) 표면 영역, 베이스 영역(140) 및 에미터 영역(150) 상면 일부에 게이트 절연층(310)을 형성하고, 게이트 절연층(310) 상에 게이트 전극(300)을 형성한다. 게이트 전극(300)은 인가되는 전압을 통해, 드리프트 영역(130)과 에미터 영역(150) 사이의 베이스 영역(140) 부분을 채널(channel)로 설정할 수 있다.
또한, 도시하지는 않았지만, 에미터 전극(200) 및 게이트 전극(300) 형성 후에, 에미터 전극(200), 게이트 전극(300) 등을 덮는 절연층 또는/및 패시배이션층을 더 형성할 수 있다.
도 16을 참조하면, 도 15의 반도체 기판(100)의 일부분을 제거하여 제1 필드 스톱층(110)을 형성한다. 즉, 파워 소자, 예컨대 FS-IGBT 구조에서 제1 필드 스톱층(110)은 실질적으로 드리프트 영역(130)에 비해 작은 두께로 형성되나, 현재의 반도체 기판(100)은 매우 두꺼운 상태이다. 따라서, 반도체 기판(100)의 후면을 연마(Grinding)하여 그 두께를 줄이는 과정을 수행한다. 한편, 제1 필드 스톱층(110)의 하부 부분에는 컬렉터 영역이 형성될 것이므로, 컬렉터 영역의 두께를 고려하여 반도체 기판(100)을 연마한 후의 잔류 두께를 설정한다. 예컨대, 드리프트 영역(130)이 대략 110㎛ 정도 두께로 설정될 때, 반도체 기판(100)의 연마 후 잔류 두께는 대략 5-15㎛ 정도 두께로 고려될 수 있다. 이때, 컬렉터 영역은 매우 얇은 두께, 예컨대, 대략 0.3 내지 1㎛ 정도 두께로 고려될 수 있다. 물론, 의 연마 후 잔류 두께나 컬렉터 영역의 두께가 상기 언급한 두께에 한정되는 것은 아니다.
이러한 잔류 두께를 고려하여, 반도체 기판(100)의 후면을 연마하여 제1 필드 스톱층(110)을 형성한다. 이와 같이 제1 필드 스톱층(110)이 반도체 기판(100)의 후면의 연마에 의해서 형성되므로, 필드 스톱층을 위한 고에너지의 이온 주입 과정 및 이에 수반되는 어닐링 확산 과정이 배제될 수 있다. 또한, 반도체 기판(110)의 상부 영역에 이미 이온 임플란트에 의한 제2 필드 스톱층(120)이 형성되었기 때문에, 반도체 기판을 기반으로 한 제1 필드 스톱층(110)은 충분히 작은 두께로 형성될 수 있다.
또한, 연마 공정 이전까지는 반도체 기판(100)은 충분한 두께를 유지하고 있으므로, 베이스 영역(140)과 에미터 영역(150), 에미터 전극(200), 게이트 전극(300), 후속의 절연층 등을 형성하는 과정에서 충분히 지지 기판으로 역할을 할 수 있다. 따라서, 얇은 기판을 이용하는 경우에 발생될 수 있는 공정 상의 제약, 예컨대, 기판 말림 현상이나 그러한 말림 현상을 배제하기 위한 열 공정의 제약 등의 문제를 해소할 수 있다.
도 17을 참조하면, 필드 스톱층(110)의 연마된 면에 제1 도전형에 반대되는 제2 도전형, 예컨대, P형 불순물 이온을 이온 임플란트(Imp. 3)하고 어닐링하여 확산시켜, 필드 스톱층(110)의 후면에 컬렉터 영역(160)을 형성한다. 이때, 컬렉터 영역(160)은 소자의 스위칭 오프 특성에 따라 불순물 농도가 결정될 수 있다. 이러한 컬렉터 영역(160)은 예를 들면, P형 고농도(P+) 불순물 영역일 수 있고, 1㎛ 이하의 얇은 두께로 형성될 수 있다.
본 실시예의 파워 소자에서, 제2 필드 스톱층(120)은 반도체 기판을 기반으로 하는 제1 필드 스톱층(110)과 별개로 형성된다. 그에 따라, 반도체 기판을 기반으로 하는 필드 스톱층(110)의 하면에 형성되는 컬렉터 영역(160)의 불순물 농도를 어느 정도 자유롭게 조절할 수 있다. 즉, 반도체 기판을 기반으로만 형성한 필드 스톱층의 기능 향상을 위해 필드 스톱층이 고농도를 형성되어야 한다는 요구와 하부의 컬렉터 영역을 형성을 위해 필드 스톱층이 저농도로 형성되어야 한다는 요구가 상충되었지만, 본 실시예의 파워 소자에서는 제2 필드 스톱층(120)이 제1 필드 스톱층(110) 상에 이온 임플란트 공정을 통하여 별도로 형성됨으로써, 상기의 문제가 해결될 수 있다.
이후 5a에 보인 것과 같이 컬렉터 영역(160) 하면 상에 컬렉터 전극(400)을 형성하여 파워 소자(1000a), 예컨대, FS-IGBT를 형성할 수 있다.
도 18 내지 도 20은 본 발명의 다른 실시 예에 따른 파워 소자를 제조하는 방법을 단계별로 나타내는 단면도들이다. 구체적으로 도 18 내지 도 20은 도 5b에 보인 파워 소자를 제조하는 방법을 단계별로 나타내는 단면도들이다. 또한 도 9 내지 도 17에서 설명한 파워 소자를 제조하는 방법과 중복되는 내용은 생략될 수 있다.
도 18을 참조하면, 반도체 기판(100) 상에 제2 필드 스톱층(120), 드리프트 영역(130), 베이스 영역(140) 및 에미터 영역(150)을 형성한다. 인접하는 베이스 영역(140) 및 에미터 영역(150)들 사이에서 노출되는 드리프트 영역(130)의 면적은 도 14에 보인 드리프트 영역(130)의 면적보다 좁을 수 있으며, 이 외에는 도 9 내지 도 14에서 설명한 것과 동일한 방법으로 제2 필드 스톱층(120), 드리프트 영역(130), 베이스 영역(140) 및 에미터 영역(150)을 형성한다.
도 19를 참조하면, 드리프트 영역(130)의 상측에는 드리프트 영역(130)의 표면에서부터 일정 깊이로 파여져 내부에 수용공간을 갖는 트렌치(T)가 형성한다. 트렌치(T)는 포토리소그래피 공정 및 식각 공정을 통하여 형성할 수 있다.
여기서 트렌치(T)는 상기 베이스 영역(140) 및 에미터 영역(150)의 한쪽 측면과 인접하는 측벽을 갖는다.
도 20을 참조하면, 트렌치(T)의 내부 표면을 덮는 게이트 절연층(310a)을 형성한다. 이후 게이트 절연층(310a)가 형성된 상기 트렌치(T)의 내부 수용공간에 형성되는 게이트 전극(300a)을 형성한다. 또한 베이스 영역(140)과 에미터 영역(150)에 걸쳐 접촉하는 에미터 전극(200)을 형성한다.
도 20에서 게이트 절연층(310a)이 에미터 영역(150) 상면을 덮도록 형성되었지만, 경우에 따라 에미터 영역(150) 상면에는 게이트 절연층(310a)이 형성되지 않을 수도 있다. 게이트 전극(300a)의 상단부는 도 20와 같이 상기 드리프트 영역(130)의 상면과 동일 평면을 이룰 수도 있고, 도시되지는 않았지만 상기 드리프트 영역(130)의 상면보다 더 돌출되어 형성될 수도 있다.
이후 도 16 및 도 17에서 설명한 것과 같은 방법으로 제1 필드 스톱층(110) 및 컬렉터 영역(160)을 형성하고, 5b에 보인 것과 같이 컬렉터 영역(160) 하면 상에 컬렉터 전극(400)을 형성하여 파워 소자(1000b), 예컨대, FS-IGBT를 형성할 수 있다.
도 6에 보인 파워 소자(1000c)는 제1 영역(122)과 제2 영역(124)의 배치를 제외하고는 도 9 내지 도 20에서 설명한 파워 소자의 제조 방법을 이용하여 형성할 수 있는 바, 자세한 설명은 생략하도록 한다.
또한 도 7a 내지 도 7c에서 보인 파워 소자(1000d, 1000d-1, 1000d-2)는 제1 영역(122)과 제2 영역(124)의 배치와 에지 터미네이션 구조체(ET)를 제외하고는 도 9 내지 도 20에서 설명한 파워 소자의 제조 방법을 이용하여 형성할 수 있는 바, 자세한 설명은 생략하도록 한다.
도 21 내지 도 23은 본 발명의 실시 예에 따른 파워 소자를 제조하는 방법을 단계별로 나타내는 단면도들이다. 구체적으로 도 21 내지 도 23은 도 8에 보인 파워 소자를 제조하는 방법을 단계별로 나타내는 단면도들이다.
도 21을 참조하면, 도 9 내지 도 16 또는 18 내지 도 20에서 설명한 파워 소자의 제조하는 방법을 이용하여 제1 필드 스톱층(110), 제2 필드 스톱층(120), 드리프트 영역(130) 및 파워 소자 셀(C)을 형성한다.
제2 필드 스톱층(120)의 제1 영역(122)은 제1 활성 영역(AR1), 제2 영역(124)은 제2 활성 영역(AR2)에 배치되도록 형성한다. 또한 복수의 파워 소자 셀(C)은 제1 활성 영역(AR1)과 제2 활성 영역(AR2) 상에 모두 형성할 수 있다.
도 22를 참조하면, 필드 스톱층(110)의 연마된 면에 제1 도전형, 예컨대, N형 불순물 이온을 이온 임플란트하는 제3 이온 임플란트 공정(Imp. 3a)을 수행하여 예비 컬렉터 영역(162a)을 형성한다.
도 22와 도 23을 함께 참조하면, 예비 컬렉터 영역(162a) 상에 예비 컬렉터 영역(162a)의 일부분을 덮는 제2 포토 레지스트층(520)을 형성한다. 제2 포토 레지스트층(520)은 포토리소그래피 공정을 통하여 형성할 수 있다. 제2 포토 레지스트층(520)에 의하여 덮히는 예비 컬렉터 영역(162a)의 부분이 도 8에 보인 제1 컬렉터 영역(162)이 될 수 있다.
이후 제2 포토 레지스트층(520)을 마스크로 사용하여, 제2 포토레지스트층(520)에 의하여 노출되는 예비 컬렉터 영역(162a)의 부분에 제2 도전형을 가지는 불순물 이온을 이온 임플란트하는 제4 이온 임플란트 공정(Imp. 3b)를 수행하여 제2 컬렉터 영역(164)을 형성한다. 이때 제2 포토 레지스트층(520)에 의하여 덮히는 예비 컬렉터 영역(162a)의 부분은 제1 컬렉터 영역(162)이 된다. 제4 이온 임플란트 공정(Imp. 3a) 후에 제2 포토 레지스트층(520)은 스트립 공정을 통하여 제거될 수 있다.
제4 이온 임플란트 공정(Imp. 3b)에 의하여 주입되는 제2 도전형을 가지는 불순물 이온의 양은 제1 도전형을 가지는 예비 컬렉터 영역(162a)의 불순물 농도를 상쇄(compensation)시켜, 제2 컬렉터 영역(164)이 제2 도전형을 가지도록 할 수 있다.
제1 컬렉터 영역(162)은 제1 도전형을 가지는 제1 필드 스톱층(110)에 추가적으로 제1 도전형을 가지는 불순물 이온이 이온 임플란트되었기 때문에, 제1 컬렉터 영역(162)은 제1 필드 스톱층(110)보다 높은 불순물 농도를 가질 수 있다.
또한 제2 컬렉터 영역(164)은 제1 컬렉터 영역(162)보다 높은 불순물 농도를 가질 수 있다. 예를 들면, 제1 컬렉터 영역(162)이 N+형 불순물 영역인 경우, 제2 컬렉터 영역(164)은 P++형 불순물 영역일 수 있다.
제4 이온 임플란트 공정(Imp. 4b) 후에 또는 제3 이온 임플란트 공정(Imp. 3a) 및 제4 이온 임플란트 공정(Imp. 3b) 후에 각각 확산 및/또는 활성화를 위한 어닐링을 할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1a, 1b, 1000a, 1000b, 1000c, 1000d, 1000d-1, 1000d-2, 1000e : 파워 소자, 100 : 반도체 기판, 110 : 제1 필드 스톱층, 120 : 제2 필드 스톱층, 122 : 제1 영역, 124 : 제2 영역, 130 : 드리프트 영역, 140 : 베이스 영역, 150 : 에미터 영역, 160, 160a : 컬렉터 영역, 162 : 제1 컬렉터 영역, 164 : 제2 컬렉터 영역, 200 : 에미터 전극, 300, 300a : 게이트 전극, 310, 310a : 게이트 절연층, 400 : 컬렉터 전극, 510 : 제1 포토레지스트층, 520 : 제2 포토레지스트층, C : 파워 소자 셀, AR : 활성 영역, AR1 : 제1 활성 영역, AR2 : 제2 활성 영역, ER : 에지 터미네이션 영역, ET : 에지 터미네이션 구조체

Claims (30)

  1. 제1 도전형을 가지는 제1 필드 스톱층;
    상기 제1 필드 스톱층 상에 형성되고 상기 제1 필드 스톱층보다 높은 불순물 농도 부분을 구비한 상기 제1 도전형을 가지는 제2 필드 스톱층;
    상기 제2 필드 스톱층 상에 형성되고 상기 제1 필드 스톱층보다 낮은 불순물 농도의 상기 제1 도전형을 가지는 드리프트 영역;
    상기 드리프트 영역 상에 형성되는 복수의 파워 소자 셀; 및
    상기 제1 필드 스톱층의 하부에 형성된 컬렉터 영역
    을 포함하고,
    상기 제2 필드 스톱층은 제1 불순물 농도를 가지는 제1 영역 및 상기 제1 불순물 농도보다 높은 제2 불순물 농도를 가지는 제2 영역을 포함하고,
    상기 제1 영역은 상기 제2 영역에 대하여 측방으로 배향되는 것을 특징으로 하는 파워 소자.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 영역과 상기 제2 영역은 서로 맞닿은 것을 특징으로 하는 파워 소자.
  3. 제1항에 있어서,
    상기 제2 불순물 농도는 동일 레벨에서 상기 제1 불순물 농도보다 더 높은 것을 특징으로 하는 파워 소자.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2 영역의 평균 불순물 농도는 상기 제1 영역의 평균 불순물 농도보다 높은 것을 특징으로 하는 파워 소자.
  5. 제1항에 있어서,
    상기 제1 영역과 상기 제2 영역은 수평 방향을 따라서 교대로 배치되는 것을 특징으로 하는 파워 소자.
  6. 제2항에 있어서,
    상기 제2 영역은 일정 레벨에서 상기 제1 영역을 감싸는 것을 특징으로 하는 파워 소자.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 복수의 파워 소자 셀은, 상기 제1 영역 상에 형성되는 것을 특징으로 하는 파워 소자.
  8. 제7항에 있어서,
    상기 복수의 파워 소자 셀을 둘러싸도록 상기 드리프트 영역의 상부 부분에 배치되며, 상기 제2 영역 상에 형성되는 에지 터미네이션 구조체를 더 포함하는 것을 특징으로 하는 파워 소자.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 컬렉터 영역은 상기 제1 도전형과 다른 제2 도전형을 가지는 것을 특징으로 하는 파워 소자.
  10. 제1항에 있어서,
    상기 컬렉터 영역은, 상기 제1 도전형을 가지는 제1 컬렉터 영역과 상기 제1 도전형과 다른 제2 도전형을 가지는 제2 컬렉터 영역을 포함하는 것을 특징으로 하는 파워 소자.
  11. 제10항에 있어서,
    상기 복수의 파워 소자 셀 중 일부는 상기 제1 영역 상에 형성되고, 나머지 일부는 상기 제2 영역 상에 형성되는 것을 특징으로 하는 파워 소자.
  12. 제1항에 있어서,
    상기 제2 필드 스톱층은, 상기 제1 필드 스톱층으로부터 불순물 농도가 증가하여 최대 불순물 농도를 가진 후 상기 드리프트 영역까지 불순물 농도가 감소하는 것을 특징으로 하는 파워 소자.
  13. 제1항에 있어서,
    상기 제1 필드 스톱층 및 상기 드리프트 영역은 각각 깊이 방향으로 일정한 불순물 농도 프로파일을 가지는 것을 특징으로 하는 파워 소자.
  14. 제1항에 있어서,
    상기 제1 필드 스톱층은 초크랄스키(Czochralski: CZ) 단결정 기판의 후면 연마를 통해 형성된 것을 특징으로 하는 파워 소자.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 드리프트 영역은 상기 제2 필드 스톱층 상에 에피택셜 성장을 통해 형성된 것을 특징으로 하는 파워 소자.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2 필드 스톱층은 이온 임플란트 공정을 통하여 상기 제1 필드 스톱층보다 불순물 농도가 높도록 형성되는 것을 특징으로 하는 파워 소자.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 제2 필드 스톱층은 제1 이온 임플란트 공정을 통하여 상기 제1 불순물 농도를 가지도록 형성되고,
    상기 제2 영역은 제2 이온 임플란트 공정을 통하여 상기 제2 불순물 농도를 가지도록 형성되는 것을 특징으로 하는 파워 소자.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 복수의 파워 소자 셀의 각각은,
    상기 드리프트 영역 상에 배치되며 상기 제1 도전형과 다른 제2 도전형을 가지는 베이스 영역;
    상기 베이스 영역 내의 표면 부분에 배치된 상기 제1 도전형을 가지는 에미터 영역; 및
    상기 드리프트 영역, 베이스 영역 및 에미터 영역에 인접하게 형성된 게이트 전극으로서, 상기 드리프트 영역, 베이스 영역 및 에미터 영역의 각각과 게이트 전극 사이에 게이트 절연층을 개재하도록 형성되는, 게이트 전극
    을 포함하는 것을 특징으로 하는 파워 소자.
  19. 제1항에 있어서,
    상기 복수의 파워 소자 셀의 각각은,
    상기 드리프트 영역 상에 배치되며 상기 제1 도전형과 다른 제2 도전형을 가지는 베이스 영역;
    상기 베이스 영역 내의 표면 부분에 배치된 상기 제1 도전형을 가지는 에미터 영역;
    상기 베이스 영역 및 에미터 영역의 한쪽 측면에 배치되고, 상기 드리프트 영역에서 매립되어 형성된 게이트 전극; 및
    상기 베이스 영역, 상기 에미터 영역 및 상기 드리프트 영역의 각각과 상기 게이트 전극 사이에 배치되는 게이트 절연층;을 포함하는 것을 특징으로 하는 파워 소자.
  20. 파워 소자의 제조 방법으로서,
    반도체 기판의 전면 상에 제1 도전형을 가지는 불순물 이온을 이온 임플란트하여 제1 임플란트 필드 스톱층(implanted field stop layer)을 형성하는 제1 이온 임플란트 공정을 수행하는 단계 - 상기 반도체 기판은 상기 제1 도전형을 가짐 -;
    상기 제1 임플란트 필드 스톱층의 제1 부분에 상기 제1 도전형을 가지는 불순물 이온을 이온 임플란트하여 상기 제1 임플란트 필드 스톱층의 제1 부분의 불순물 농도가 상기 제1 임플란트 필드 스톱층의 제2 부분의 불순물 농도보다 높도록 형성하는 제2 이온 임플란트 공정을 수행하는 단계;
    상기 제1 임플란트 필드 스톱층 상에 상기 반도체 기판보다 낮은 불순물 농도를 가지는 에피택셜층을 성장시켜 드리프트(drift) 영역을 형성하는 단계;
    상기 드리프트 영역 상에 복수의 파워 소자 셀을 형성하는 단계;
    상기 반도체 기판의 상기 전면에 반대되는 후면을 연마하여 제2 필드 스톱층을 형성하는 단계; 및
    상기 제2 필드 스톱층의 하부에 컬렉터 영역을 형성하는 단계
    를 포함하는 것을 특징으로 하는 파워 소자의 제조 방법.
  21. 제20항에 있어서,
    상기 제2 이온 임플란트 공정은,
    상기 제1 임플란트 필드 스톱층의 제1 영역을 덮는 제1 포토 레지스트층을 형성하는 것;
    상기 제1 포토 레지스트층을 마스크로 사용하여, 상기 제1 포토 레지스트층에 의하여 노출되는 상기 제1 임플란트 필드 스톱층의 제2 영역에 상기 제1 도전형을 가지는 불순물 이온을 이온 임플란트하는 것; 및
    상기 제1 포토 레지스트층을 제거하는 것을 포함하는 것을 특징으로 하는 파워 소자의 제조 방법.
  22. 제21항에 있어서,
    상기 복수의 파워 소자 셀을 형성하는 단계는,
    상기 제1 임플란트 필드 스톱층의 상기 제1 영역 상에 상기 복수의 파워 소자 셀을 형성하는 단계를 포함하는 파워 소자의 제조 방법.
  23. 제22항에 있어서,
    상기 제2 영역은 일정 레벨에서 상기 제1 영역을 감싸며,
    상기 복수의 파워 소자 셀을 둘러싸도록 상기 드리프트 영역 상에 배치되며 상기 제2 영역 상에 형성되는 에지 터미네이션 구조체를 형성하는 단계를 더 포함하는 것을 특징으로 하는 파워 소자의 제조 방법.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제20항에 있어서,
    상기 복수의 파워 소자 셀을 형성하는 단계는,
    상기 드리프트 영역의 표면 일정 영역에 상기 제1 도전형과 다른 제2 도전형을 가지는 베이스 영역을 형성하는 단계;
    상기 베이스 영역 표면 일정 영역에 상기 제1 도전형을 가지는 에미터 영역을 형성하는 단계;
    상기 드리프트 영역, 베이스 영역 및 에미터 영역에 인접한 게이트 전극을 형성하는 단계 - 상기 드리프트 영역, 베이스 영역 및 에미터 영역의 각각과 게이트 전극 사이에 게이트 절연층이 개재함 -; 및
    상기 베이스 영역과 상기 에미터 영역 상에 에미터 전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 파워 소자의 제조 방법.
  25. 제20항에 있어서,
    상기 복수의 파워 소자 셀을 형성하는 단계는,
    상기 드리프트 영역의 표면 일정 영역에 상기 제1 도전형과 다른 제2 도전형을 가지는 베이스 영역을 형성하는 단계;
    상기 베이스 영역 표면 일정 영역에 상기 제1 도전형을 가지는 에미터 영역을 형성하는 단계;
    상기 베이스 영역 및 에미터 영역의 한쪽 측면과 인접하며, 상기 드리프트 영역의 표면에서부터 일정 깊이로 파여져 내부에 수용공간을 갖는 트렌치를 형성하는 단계;
    상기 트렌치의 내부 표면을 덮는 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층이 형성된 상기 트렌치 내에 게이트 전극을 형성하는 단계; 및
    상기 베이스 영역과 상기 에미터 영역 상에 에미터 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 파워 소자의 제조 방법.
  26. 제20항에 있어서,
    상기 컬렉터 영역을 형성하는 단계는,
    상기 제1 도전형과 다른 제2 도전형을 가지는 불순물 이온을 이온 임플란트하여 형성하는 것을 특징으로 하는 파워 소자의 제조 방법.
  27. 제20항에 있어서,
    상기 컬렉터 영역을 형성하는 단계는,
    상기 반도체 기판의 후면 상에 상기 제1 도전형을 가지는 불순물 이온을 이온 임플란트하는 제3 이온 임플란트 공정을 수행하는 단계; 및
    상기 반도체 기판의 후면의 일부분에 상기 제1 도전형과 다른 제2 도전형을 가지는 불순물 이온을 이온 임플란트하여 상기 컬렉터 영역의 일부분이 상기 컬렉터 영역의 나머지 부분과 다른 도전형을 가지도록 하는 제4 이온 임플란트 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 파워 소자의 제조 방법.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제27항에 있어서,
    상기 제4 이온 임플란트 공정은,
    상기 반도체 기판 후면의 일부분을 덮는 제2 포토 레지스트층을 형성하는 것;
    상기 제2 포토 레지스트층을 마스크로 사용하여, 상기 제2 포토 레지스트층에 의하여 노출되는 상기 반도체 기판 후면의 나머지 부분에 상기 제2 도전형을 가지는 불순물 이온을 이온 임플란트하는 것; 및
    상기 제2 포토 레지스트층을 제거하는 것을 포함하는 것을 특징으로 하는 파워 소자의 제조 방법.
  29. 파워 소자의 제조 방법으로서,
    제1 도전형을 가지는 제1 필드 스톱층을 형성하는 단계;
    제1 이온 임플란트 공정을 사용하여, 제2 필드 스톱층의 제1 부분을 형성하는 단계;
    제2 이온 임플란트 공정을 사용하여, 제2 필드 스톱층의 제2 부분을 형성하는 단계 - 상기 제1 부분은 상기 제2 부분의 불순물 농도보다 높은 불순물 농도를 가지고, 상기 제2 필드 스톱층은 상기 제1 필드 스톱층 상에 위치되며 상기 제1 도전형을 가짐 -;
    상기 제2 필드 스톱층의 제2 부분 상에 에피택셜층을 성장시켜서 드리프트 영역을 형성하는 단계 - 상기 드리프트 영역은 상기 제1 필드 스톱층의 불순물 농도보다 낮은 불순물 농도를 가짐 -;
    상기 드리프트 영역 상에 복수의 파워 소자 셀을 형성하는 단계; 및
    상기 제1 필드 스톱층 하부에 컬렉터 영역을 형성하는 단계
    를 포함하는, 파워 소자의 제조 방법.
  30. 제29항에 있어서,
    상기 제2 부분이 일정한 레벨에서 상기 제1 부분을 감싸는, 파워 소자의 제조 방법.
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