JPH06201764A

JPH06201764A - Ｃｍｏｓ型半導体集積回路装置

Info

Publication number: JPH06201764A
Application number: JP4347317A
Authority: JP
Inventors: Keiichi Kawana; 啓一川名
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1992-12-25
Filing date: 1992-12-25
Publication date: 1994-07-22
Anticipated expiration: 2015-09-11
Also published as: JP3085806B2

Abstract

(57)【要約】【目的】ＬＳＩチップ上を横断する配線をすることな
く、各入力端子にの入力しきい値電圧を個別に測定可能
な半導体集積回路装置を得る。【構成】各入力バッファＩ（１、２、…Ｎ）毎にＭＯ
Ｓ型トランジスタＴｒ（１、２、…Ｎ）を設け、そのゲ
ートを対応する前記入力バッファＩの出力端子に接続す
る。各ＭＯＳ型トランジスタＴｒのソースは全て接地さ
れ、ドレインは電流規定抵抗Ｒの一方の端に接続されて
いる。電流規定抵抗Ｒは各ＭＯＳ型トランジスタＴｒ毎
に設けられ、ドレインの反対側の端は、電源端子ＶDDに
接続されている。従って、入力バッファＩの出力信号が
「１」である場合には対応するＭＯＳ型トランジスタＴ
ｒがＯＮ作動し、電流規定抵抗Ｒを通じて、電源端子Ｖ
DDから所定の大きさの消費電流が流れる。従って、消費
電流の値を観察することにより、入力バッファＩの出力
信号が反転したかどうかが検出される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置、
特に、入力回路のしきい値電圧を容易に測定することが
可能な半導体集積回路装置に関する。

【０００２】

【従来の技術】従来、完成した半導体集積回路装置の試
験は、一般にＬＳＩテスタと呼ばれる試験装置を用いて
行われている。製造ラインから出てきた半導体集積回路
装置の性能試験だけでなく、ユーザにおいても、必要に
よりこのＬＳＩテスタを用いて半導体集積回路装置の機
能の確認や入力しきい値電圧、及び遅延時間等の試験が
行われている。

【０００３】このうち、入力しきい値電圧の試験は、入
力電圧を変動させて機能試験を行い、機能試験をパスす
る電圧の範囲から入力しきい値電圧を測定していた。

【０００４】このような測定方法では、内部回路によっ
て入力信号の競合によって正確な値が測定できないこと
がある。また入力信号の変化が外部への出力端子の信号
変化として現れない場合には、その入力端子の入力しき
い値電圧を測定するための外部出力端子が必要となる。
その結果集積回路装置全体の端子数を増加させる一因と
なり、パッケージによっては端子数の制限により入力し
きい値電圧の測定ができない入力端子が出てくる可能性
があった。

【０００５】このような問題を解決するための従来の改
良された半導体集積回路装置の例が、特開平２−２９１
１６４号公報に記載されている。ここに記載されている
半導体集積回路装置の回路図が図７に示されている。図
７に示されているように、外部からの信号を入力する入
力端子Ｐ１、Ｐ２、…ＰＮには、入力バッファＩ１、Ｉ
２、…ＩＮがそれぞれ接続されており、外部からの信号
はこれらの入力バッファＩ１、Ｉ２…ＩＮを介して内部
論理回路に供給されている。更に、各入力バッファＩ
１、Ｉ２…ＩＮには、対応して２入力ＮＡＮＤゲートＱ
１、Ｑ２、ＱＮが設けられており、それぞれの入力バッ
ファの出力が対応する２入力ＮＡＮＤゲートの一方の入
力端子に接続されている。

【０００６】２入力ＮＡＮＤゲートＱ１の他方の入力端
子は電源端子ＶDDに接続されており、出力端子は隣接す
るＮＡＮＤゲートＱ２の他方の入力端子に接続されてい
る。以下、同様にして、ＮＡＮＤゲートＱ２の出力端子
は、ＮＡＮＤゲートＱ３の他方の入力端子に、ＮＡＮＤ
ゲートＱＮ−１の出力端子はＮＡＮＤゲートＱＮの他方
の入力端子に接続されている。そして、最後のＮＡＮＤ
ゲートＱＮの出力端子は外部出力端子ＳＯを介して外部
に取り出されている。

【０００７】このような構成により、各入力端子（各入
力バッファ）の入力しきい値電圧を求めることが可能で
ある。以下、その動作を説明する。図８には、この従来
の改良された半導体集積回路装置の動作を表すタイムチ
ャートが示されている。図９に示されている例は、入力
端子Ｐ１の入力しきい値電圧を検査する際のタイムチャ
ートである。まず、検査の対象である入力端子Ｐ１以外
の入力端子Ｐ２、Ｐ３、…ＰＮに印加する信号を全て
「Ｈ」に設定する。すると、ＮＡＮＤゲートＱ２、Ｑ
３、…ＱＮのＡ入力端子には全て「Ｈ」が印加される。
そのため、ＮＡＮＤゲートＱ２、Ｑ３、…ＱＮは、それ
ぞれのＢ入力端子に印加される信号を反転して出力す
る。その結果、入力端子Ｐ１に入力する信号が「Ｈ」か
ら「Ｌ」、又は「Ｌ」から「Ｈ」へ変化すると即ちＮＡ
ＮＤゲートＱ１の出力端子が「Ｌ」から「Ｈ」又は
「Ｈ」から「Ｌ」へ変化すると、それに伴って、ＮＡＮ
ＤゲートＱ２、…ＱＮの出力状態は反転する。図８に示
されているタイムチャートは、入力端子Ｐ１に印加され
ている信号が「Ｈ」から「Ｌ」へ変化する際の各種信号
の変化を表している。図８から理解されるように、入力
端子Ｐ１の信号が変化することによって、各ＮＡＮＤゲ
ートの出力端子に表れる信号が反転し、最後のＮＡＮＤ
ゲートＱＮの出力端子に現れ、外部出力端子ＳＯを介し
て外部に検出される。

【０００８】従って、入力端子Ｐ１に印加される信号が
何ボルトかで外部出力端子ＳＯに表れる信号が変化した
かを検査することにより、入力端子Ｐ１の入力しきい値
電圧を測定することが可能である。

【０００９】以下、同様にして、各入力端子Ｐ２、Ｐ
３、…ＰＮの入力しきい値電圧をそれぞれ測定すること
が可能である。

【００１０】

【発明が解決しようとする課題】従来の半導体集積回路
装置においては上述したように各入力端子にそれぞれ対
応させてＮＡＮＤゲートを備え、それらの間を接続する
ことにより、各入力端子の入力しきい値電圧を測定する
ことができた。

【００１１】しかしながら、このＮＡＮＤゲート間の配
線は、図９に示されているようにＬＳＩチップの中をか
なり長い距離にわたって上下左右に横断して張り巡らさ
れるおそれがある。これは、入力バッファは外部からの
入力信号を増幅する回路であるため、ＬＳＩチップの周
辺付近のＩ／Ｏ部の近傍に入力バッファが設けられるこ
とが多いからである。

【００１２】このような状態を避けるには、予めＬＳＩ
チップ上の実際の配置を考慮しながら回路設計を行う必
要があるが、回路の設計を行う際に実際のＬＳＩチップ
上の配置を考慮しながら回路設計を行うことは極めて困
難である。

【００１３】本発明は上記課題に鑑みなされたもので、
その目的は、ＬＳＩチップ上に、長距離の配線を設ける
ことなく各入力端子の入力しきい値電圧を測定すること
が可能な半導体集積回路装置を得ることである。

【００１４】また、本発明の他の目的は、外部出力端子
等の他のピンを設けることなく入力端子のしきい値電圧
を測定することができる半導体集積回路を得ることであ
る。

【００１５】

【課題を解決するための手段】第一の本発明は上記課題
を解決するために、外部からの信号を入力する入力端子
ごとに設けられている入力バッファ回路と、前記各入力
バッファ回路ごとに設けられている電流消費回路と、を
備え、前記それぞれの電流消費回路は、対応する前記入
力バッファ回路の出力端子にゲート端子が接続され、ソ
ース端子が接地されているＭＯＳ型トランジスタと、前
記ＭＯＳ型トランジスタのドレイン端子と電源端子との
間に接続されている電流規定抵抗と、を含むことを特徴
とするＣＭＯＳ型半導体集積回路装置である。

【００１６】第二の本発明は上記課題を解決するため
に、外部からの信号を入力する入力端子ごとに設けられ
ている入力バッファ回路と、前記各入力バッファ回路ご
とに設けられている定電流回路であって、対応する前記
入力バッファ回路の出力端子にイネイブル端子が接続さ
れている定電流回路と、を含み、全ての前記定電流回路
の出力端子は電源端子に接続され、前記各定電流回路
は、対応する前記入力バッファ回路の出力端子に表れる
信号が所定の値である場合にイネイブルされ、所定の電
流を前記電源端子に流すことを特徴とするＣＭＯＳ型半
導体集積回路装置である。

【００１７】第三の本発明は、上記課題を解決するため
に、外部からの信号を入力する入力端子ごとに設けられ
ている入力バッファ回路と、前記各入力バッファ回路ご
とに設けられている電流消費回路と、一つの電源端子に
接続され、前記一つの電源端子に通常の動作電圧よりも
高い電圧が印加された場合に、前記電流消費回路をイネ
イブルさせる制御信号を出力端子から出力する高電圧検
出回路と、を備え、前記それぞれの電流消費回路は、通
常の動作電圧が印加される電源端子に接続される電流規
定抵抗と、前記電流規定抵抗と接地との間に接続される
トランジスタ直列回路と、を有し、前記トランジスタ直
列回路は、前記高電圧検出回路の出力端子にゲート端子
が接続され、ソース端子が接地されている第一のＭＯＳ
型トランジスタと、対応する前記入力バッファ回路の出
力端子にゲート端子が接続され、ソース端子が前記第一
のＭＯＳ型トランジスタのドレイン端子に接続され、ド
レイン端子が、前記電流規定抵抗に接続されている第二
のＭＯＳ型トランジスタと、を含むことを特徴とするＣ
ＭＯＳ型半導体集積回路装置である。

【００１８】第四の本発明は、上記課題を解決するため
に、外部からの信号を入力する入力端子ごとに設けられ
ている入力バッファ回路と、一つの電源端子に接続さ
れ、前記一つの電源端子に通常の動作電圧よりも高い電
圧が印加された場合には、制御信号を出力端子から出力
する高電圧検出回路と、前記各入力バッファ回路ごとに
設けられている定電流回路であって、対応する前記入力
バッファ回路の出力端子に第一のイネイブル端子が接続
され、前記高電圧検出回路の制御信号出力端子に第二の
イネイブル端子が接続されている定電流回路と、を含
み、前記定電流回路は、前記第一のイネイブル信号と、
前記第二のイネイブル信号の両方が印加された場合にの
み所定の定電流を通常の動作電圧が印加される電源端子
に流すことを特徴とするＣＭＯＳ型半導体集積回路装置
である。

【００１９】

【作用】第１の本発明における電流消費回路は、対応す
る入力バッファ回路の出力信号が所定の値になり、ＭＯ
Ｓ型トランジスタがＯＮ作動すると、電流規定抵抗に電
源電圧に応じた電流が流れる。すなわち、電源端子に
は、通常の動作に必要な電流の他に電流規定抵抗によっ
て流れる電流も流れることになる。

【００２０】第２の本発明における定電流回路は、対応
する入力バッファ回路の出力信号が所定の値である場合
に、所定の電流を前記電源端子に流すことになる。

【００２１】第３の本発明における第１のＭＯＳ型トラ
ンジスタは、高電圧検出回路が通常の動作電圧よりも高
い電圧を検出した場合、ＯＮ作動し、第２のＭＯＳ型ト
ランジスタは、入力バッファ回路の出力信号が所定の値
である場合にＯＮ作動する。そして、第１及び第２のＭ
ＯＳ型トランジスタがＯＮ作動すると、電流規定抵抗に
電源端子から電流が流れ込む。

【００２２】第４の本発明における定電流回路は、対応
する入力バッファ回路の出力信号が所定の値であり、か
つ、高電圧検出回路が通常の動作電圧よりも高い電圧を
検出した場合にのみ、所定の電流を電源端子に流すこと
になる。

【００２３】

【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。

【００２４】実施例１実施例１による半導体集積回路装置の回路図が図１に示
されている。図１に示されているように、本実施例にお
いても外部から各入力端子Ｐ１、Ｐ２、…ＰＮに入力す
る信号は入力バッファＩ１、Ｉ２、Ｉ３、…ＩＮを介し
て内部論理回路２２に供給されている。本実施例におい
て特徴的なことは、各入力バッファＩ１、Ｉ２、Ｉ３、
…ＩＮの出力端子がそれぞれゲートに接続されているＭ
ＯＳ型トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、…ＴｒＮ
を備えていることである。これらのＭＯＳ型トランジス
タＴｒ１、…ＴｒＮのソース端子は全て接地されてい
る。また、各ＭＯＳ型トランジスタＴｒ１、…ＴｒＮ毎
に、それぞれのドレイン端子に抵抗Ｒが接続されてい
る。そして、各抵抗Ｒの他方の端子は全て電源電圧ＶDD
に接続されている。従って、入力バッファＩ（１、２、
Ｎ）の出力端子が「１」になることにより、ＭＯＳ型ト
ランジスタＴｒ（１、２、…Ｎ）がＯＮ作動すれば、そ
れに接続する抵抗Ｒには電源電圧が印加され、所定の電
流が流れることになる。この電流の大きさはおよそＶDD
／Ｒの大きさとなる。また、本実施例においては各抵抗
Ｒの大きさは全て同一に設定されている。

【００２５】本実施例における半導体集積回路装置は、
このように構成されているため、半導体集積回路装置の
電源端子と外部の電源との間に電流計を挟んで設けるこ
とにより、消費電流の変化を検出し、各入力バッファＩ
（１、２、…ＩＮ）に接続するＭＯＳ型トランジスタ及
び抵抗Ｒに前記所定の電流が流れたことが判別可能であ
る。従って、内部論理回路２２における消費電流が一定
のものであれば、前述したように接続された電流計によ
って消費電流を観察することにより、各入力バッファＩ
（１、２、…ＩＮ）の出力端子の値の変化を知ることが
できる。本実施例による半導体集積回路においては、消
費電流を観察することにより入力バッファＩの出力信号
の状態を知ることができるので、これを利用して以下の
ように入力しきい値電圧の測定が可能である。

【００２６】なお、従来の技術においては、信号の値を
「Ｈ」と「Ｌ」との２種類として説明したが、本実施例
においては、これらを「１」と「０」の２種類として説
明する。

【００２７】上に述べたような構成の半導体集積回路装
置の動作を図２を用いて説明する。図２には、本実施例
の半導体集積回路装置において各入力端子Ｐ（１、２、
…Ｎ）の入力しきい値電圧を試験する際に各入力端子Ｐ
（１、２、…Ｎ）に供給する信号のパターンが示されて
いる。まず、図２の上段に示されているようにパターン
１を各入力端子Ｐ（１、２、…Ｎ）に供給する。すなわ
ち、入力端子Ｐ１以外の入力端子には全て「０」を供給
し、この状態において入力端子Ｐ１には「０」から
「１」に変化する信号を与える。すると、入力端子Ｐ１
に供給されている信号が入力バッファＩ１の入力しきい
値電圧を越えたときに入力バッファＩ１の出力端子が
「１」になり、その結果ＭＯＳ型トランジスタＴｒ１が
ＯＮ作動する。この結果、ＭＯＳ型トランジスタＴｒ１
のドレイン端子に接続されている抵抗ＲにはＶDD／Ｒの
大きさの消費電流が流れる。従って、入力バッファＩ１
に接続するＭＯＳ型トランジスタＴｒ１がＯＮ作動した
ことが、上述した外部の電流計によって検知される。そ
して、検知されたときの、入力端子Ｐ１に供給されてい
る信号の電圧を測定することにより、入力バッファＩ１
の入力しきい値電圧が測定され得る。このように、入力
端子Ｐに低い電圧から高い電圧に徐々に変化する信号を
印加し、入力バッファＩの出力信号が変化する時点の入
力信号の電圧を測定することにより入力しきい値電圧に
対する試験を行うことが可能である。

【００２８】以下、このような工程を入力端子Ｐ１から
ＰＮまで繰り返すことにより各入力端子Ｐにおける入力
しきい値電圧の測定が可能である。図２には、このため
のパターンがそれぞれ示されており、入力端子Ｐ２にお
ける入力しきい値電圧を検査するためには図２に示され
ているパターン２を、入力端子Ｐ３における入力しきい
値電圧を測定するためにはパターン３を、それぞれ適用
する。以下、この工程を図２に示されているパターンＮ
まで繰り返すことにより全ての入力端子Ｐ（１、２、…
Ｎ）における入力しきい値電圧を全て測定することが可
能である。

【００２９】このように、本実施例における半導体集積
回路装置によれば、通常動作に必要な電流とは別に、電
源電流を消費する回路を付加することにより入力端子Ｐ
の入力しきい値電圧を求めることができた。すなわち、
入力しきい値電圧の測定ができるためには内部論理回路
２２において消費される電流が極めて小さいか、又は一
定の値であればよい。例えばＣＭＯＳ型半導体集積回路
においては、回路の状態が反転しない限りほとんど消費
電流は流れないため、本実施例のように電源電流を別個
に消費する回路を付加することにより、各入力端子Ｐの
入力しきい値電圧を測定することが可能な半導体集積回
路が得られる。

【００３０】更に、本実施例において特徴的なことは各
抵抗Ｒは、対応するＭＯＳ型トランジスタＴｒ（１、
２、…Ｎ）のドレイン端子と電源端子とに接続されてお
り、この電源端子を通じてのみ他の抵抗Ｒと結合してい
ることである。すなわち、従来の技術において述べたよ
うに、従来は入力バッファＩの出力信号が反転したこと
を表す信号が各入力バッファＩにそれぞれ設けられてい
る回路の間で伝達されねばならなかった。そのため、各
回路に順番に接続される配線が必要であったが、本実施
例においてはこのような配線を一切必要としない。本実
施例においては上述したように、電源線と接地線によっ
てのみ各回路は接続され、他の各回路間にまたがる配線
はない。このため、従来の半導体集積回路装置のように
他の通常の動作のための信号配線を邪魔するおそれがな
い。電源線と接地線に関しては、ＭＯＳ型トランジスタ
Ｔｒ（１、２、…Ｎ）及び抵抗Ｒとからなる回路が存在
しなくても、入力バッファ回路Ｉのために当然配設され
ており、新たに回路を設けたことによって別個の配線を
必要とするものではない。

【００３１】さらに、本実施例の半導体集積回路装置に
よれば、通常動作時の消費電流からどれくらい消費電流
が増えているかを上記外部の電流計により測定すること
によって、出力が「１」となっている入力バッファＩ
（１、…Ｎ）の個数を判別することが可能である。すな
わち、本実施例における各抵抗Ｒの値は全て同一であ
り、その結果各入力バッファＩの出力信号が「１」とな
った場合に各抵抗Ｒに流れる電流の大きさも同じであ
る。このため、電流計によって消費電流がどの程度増加
したかを検出すれば、出力信号が「１」となっている入
力バッファＩ（１、…Ｎ）の個数を知ることが可能であ
る。

【００３２】このことに鑑み、本実施例の半導体集積回
路装置においては他の試験方法を適用することも可能で
ある。図３に、この他の試験の方法を適用する際の入力
端子Ｐ（１、…Ｎ）に供給する信号のパターンの例が図
３に示されている。まず、本実施例の半導体集積回路装
置の入力端子Ｐ２…ＰＮには全て「０」の信号が入力さ
れ、入力端子Ｐ１にのみ「０」から「１」に変化する信
号を与える。すると、外部の電流計に表れる電流の大き
さは入力端子Ｐ１に印加される信号が入力しきい値電圧
を越えたときにＶDD／Ｒだけ増加する。従って、この変
化を検出した際の入力端子Ｐ１に印加されている電圧を
調べれば、入力端子Ｐ１の入力しきい値電圧が判明す
る。このような信号のパターンが図３のパターン１とし
て示されている。このパターン１は前述した図２のパタ
ーン１と同様である。図３に示されるパターンにおいて
特徴的なことは、１つの入力端子の検査が終了した場
合、その検査の終了した入力端子Ｐに印加される信号が
「１」に保持されることである。これは、本実施例にお
いては電源端子に流れる消費電流の大きさを計測するこ
とによって出力信号が「１」となっている入力バッファ
Ｉの個数を知ることができるからである。例えば、図３
に示されているパターン２においては、入力端子Ｐ１に
印加される信号は「１」に保持され、入力端子Ｐ３…Ｐ
Ｎに印加される信号が「０」に維持され、入力端子Ｐ２
に印加される信号が「０」から「１」に変化される。こ
のパターン２においては、電源端子に流れる電源電流
は、入力端子Ｐ２に印加される信号が入力しきい値電圧
を越えた際にその大きさが更にＶDD／Ｒだけ大きくなる
であろう。つまり、電源電流の大きさは最終的に通常動
作時の消費電流に、２ＶDD／Ｒだけ大きくなった値とな
ろう。以下、同様にして入力端子ＰＮまで全ての入力端
子Ｐに対する入力しきい値電圧が検査される。

【００３３】以上述べたように本実施例によれば、各入
力バッファＩ（１、…Ｎ）の出力信号に応じて電源端子
から電源を消費する回路をそれぞれ設けたので、入力端
子Ｐの入力バッファＩの入力しきい値電圧を測定するこ
とができる半導体集積回路装置が、各入力バッファＩの
間に特別な配線を設けなくとも構成することが可能であ
る。

【００３４】実施例２本実施例２による半導体集積回路装置の回路図が図４に
示されている。図４に示されているように、本実施例２
においては上記実施例１においてＭＯＳ型トランジスタ
Ｔｒと抵抗Ｒとによって構成されていた電流消費回路
が、定電流回路であることを特徴とするものである。す
なわち、この定電流回路は、図４に示されているように
ＭＯＳ型トランジスタＴｒ２１ａ、ｂ、ｃの３つのトラ
ンジスタによって構成されている。この内、ＭＯＳ型ト
ランジスタＴｒ２１ｂとＴｒ２１ｃとは電流ミラー回路
を構成している。そして、ＭＯＳ型トランジスタＴｒ２
１ａはトランジスタＴｒ２１ｂと直列に接続され、前記
電流ミラー回路のＯＮ／ＯＦＦを制御している。

【００３５】このような構成により、入力バッファＩ
（１、…Ｎ）の出力信号が「１」になった場合に、電源
端子から流れる電流の値が実施例１に示されている回路
に比べて正確な値になる。

【００３６】本実施例によれば電源端子から流れる電流
が正確な値となるので、入力しきい値電圧の測定がより
確実なものとなる。その他の作用・効果については上記
実施例１と全く同様であり、その説明を省略する。

【００３７】実施例３図５に、本実施例３の半導体集積回路装置の回路図が示
されている。本実施例３においては、上記実施例１及び
２と同様に半導体集積回路装置は入力端子Ｐ１…ＰＮを
有している。そして、各入力端子Ｐ（１、…Ｎ）の入力
バッファＩ（１、…Ｎ）にそれぞれ接続されるＭＯＳ型
トランジスタＴｒ３（１、…Ｎ）ｂが備えられている。
本実施例において特徴的なことは、このＭＯＳ型トラン
ジスタＴｒ３（１、…Ｎ）ｂとそれぞれ直列に接続され
ているＭＯＳ型トランジスタＴｒ３（１、…Ｎ）ａがそ
れぞれ設けられていることである。このＭＯＳ型トラン
ジスタＴｒ３（１…Ｎ）ａのドレイン端子には上記実施
例１と同様に電流規定抵抗Ｒが接続されている。この各
電流規定抵抗Ｒの他方端は電源端子ＶDDに接続されてい
る。本実施例３において特徴的な構成であるＭＯＳ型ト
ランジスタＴｒ３（１…Ｎ）ａのゲート端子は、共通に
接続され、レベルシフト回路２４の出力端子に接続され
ている。このレベルシフト回路２４は、電源端子の１つ
であるＶDD１に印加されている電圧が通常の電圧より高
い高電圧であるか否かを検出する高電圧検出回路２６の
検出信号を通常の動作電圧の範囲の信号に変換する。す
なわち、このレベルシフト回路２４の出力信号は、
「０」か「１」かのどちらかの値を採り得る。一般の半
導体集積回路装置においては、ノイズの低減、電流供給
の安定化等の理由により、複数の電源端子ＶDDを有する
ことが多い。前記電源端子ＶDD１は、その複数の電源端
子のうちのいずれか１つの電源端子である。この電源端
子ＶDD１は他の電源端子とは切り離され、入力しきい値
電圧の測定のための試験を制御する特別な電源端子とし
て扱われる。この電源端子ＶDD１に通常の動作電圧（例
えば５ボルト）よりも高い（例えば６ボルト）電圧を印
加すると、高電圧検出回路２６がこの高い電圧が印加さ
れたことを検出し、検出信号をレベルシフト回路２４に
供給する。すると、レベルシフト回路２４はその出力信
号を「１」とする。なお、電源端子ＶDD１に通常の動作
電圧が印加されている場合には、このレベルシフト回路
２４から出力される信号は「０」となる。

【００３８】レベルシフト回路２４の出力信号が「１」
である場合には、上述したＭＯＳ型トランジスタＴｒ３
（１、…）ａはＯＮ作動すなわち導通状態となり、その
結果上記実施例１と全く同様の動作を行う。つまり、実
施例１と同様に図２に示されているような入力信号のパ
ターンを各入力端子Ｐ（１、…Ｎ）に供給することによ
り各入力端子Ｐの入力バッファＩの入力しきい値電圧を
測定することが可能である。

【００３９】一方、レベルシフト回路２４の出力信号が
「０」である場合には、上記ＭＯＳ型トランジスタＴｒ
３（１、…Ｎ）ａはＯＦＦ作動すなわち非導通状態とな
る。その結果、たとえ入力バッファＩの出力信号が
「１」となってＭＯＳ型トランジスタＴｒ３（１、…
Ｎ）ｂがＯＮ作動したとしても、全てのＭＯＳ型トラン
ジスタＴｒ３（１、…Ｎ）ａが非導通状態であるため、
電流規定抵抗Ｒには電流が流れない。

【００４０】このように、本実施例において特徴的なこ
とは電源端子ＶDD１に通常の動作電圧が印加されている
かぎり、レベルシフト回路２４の出力信号は「０」とな
り、電流規定抵抗Ｒには、入力バッファＩ（１、…Ｎ）
の出力信号の値にかかわらず電流が全く流れないことで
ある。従って、上記実施例１においては、入力しきい値
電圧を測定しない場合、すなわち通常動作時においても
入力バッファＩ（１、…Ｎ）の出力信号の値に応じて電
流規定抵抗Ｒには電流が流れてしまったが、本実施例３
によれば、電源端子ＶDD１に通常の動作電圧が印加され
ているかぎり、電流規定抵抗Ｒには電流が全く流れず、
余分な消費電力を必要としないという効果を有する。

【００４１】そして、各入力しきい値電圧の測定をする
際には、上述した電源端子ＶDD１に通常の動作電圧より
高い電圧（例えば６ボルト）を印加することにより、レ
ベルシフト回路２４の出力信号を「１」とし、各ＭＯＳ
型トランジスタＴｒ３（１、…Ｎ）ａを全て導通状態と
することにより、上記実施例１と同様の動作をさせるこ
とが可能である。

【００４２】以上述べたように、本実施例３によれば、
１つの電源端子ＶDD１に供給する電圧を制御することに
より、入力しきい値電圧を測定しない際には、余分な消
費電流を流さないようにすることが可能である。従っ
て、上記実施例１と同様の作用効果を有する半導体集積
回路装置でありながら、通常動作時には余分な消費電流
が流れない半導体集積回路装置を得ることができる。

【００４３】実施例４本実施例４による半導体集積回路装置の回路図が図６に
示されている。図６に示されているように、本実施例４
においては、外部からの制御信号がゲート端子に印加さ
れているＰＭＯＳ型トランジスタと、それぞれ対応する
入力バッファ回路Ｉの出力信号がゲート端子に入力され
ているＮＭＯＳ型トランジスタとを含んでいる。これら
の２つのトランジスタの直列回路が、定電流回路のダイ
オード接続されたトランジスタと、電源端子との間に接
続されている。

【００４４】また、上記ダイオード接続されたトランジ
スタのゲート端子と、そのゲート端子が接続されている
トランジスタをも含んでいる。このトランジスタは、ド
レイン端子が電源端子に接続されており、前記ダイオー
ド接続されたトランジスタとと共に、定電流回路を形成
している。

【００４５】このように、本実施例４は、上記実施例２
と同様に定電流回路を有しているため、電源端子から流
れる電流が正確な値となるので、入力しきい値電圧の測
定がより確実なものとなる。

【００４６】そして、各上記ＰＭＯＳ型トランジスタの
ゲート端子には、外部からの制御信号が印加されている
ため、外部からの制御信号が「Ｈ」レベルである場合に
は、上記定電流回路は動作せず、制御信号が「Ｌ」レベ
ルの場合にのみ定電流回路が動作する。

【００４７】本実施例において特徴的なことは、まさに
この点である。すなわち、定電流回路が各対応する入力
バッファＩの出力信号に応じて所定の電流を電源端子に
流すことにより、各入力バッファＩの入力しきい値電圧
を測定することが可能であるが、上記制御信号が「Ｈ」
レベルである場合には、全ての定電流回路が停止し、そ
の結果、余分な電源電流を消費してしまうことがない。
この点は上記実施例３と同様である。

【００４８】以上述べたように、本実施例によれば、実
施例２と同様の正確な測定ができ、かつ上記実施例３と
同様に、測定時以外の通常動作時には余分な電流を消費
しない半導体集積回路装置が得られる。

【００４９】

【発明の効果】以上述べたように、第１の本発明によれ
ば、入力バッファ回路の出力信号に応じて電源端子から
電流を流す電流消費回路をそれぞれの入力バッファ回路
に設けたので、何等特別な端子を設けなくとも、半導体
集積回路装置全体の消費電流を観察することにより、入
力バッファ回路の出力信号が変化したことを検知するこ
とが可能である。従って、何等特別な端子を増やすこと
なく入力しきい値電圧の測定が可能な半導体集積回路が
得られるという効果を有する。

【００５０】第２の本発明によれば、上記第１の本発明
における所定の消費電流を流す回路を定電流回路で構成
したため、通常の動作のための電流以外に流れる電流の
大きさを精密な値とすることが可能である。その結果、
より正確に入力しきい値電圧を測定することが可能な半
導体集積回路装置が得られるという効果を有する。

【００５１】また、第３の本発明によれば、上記実施例
１における余分な電源電流を流す電流消費回路を、１つ
の電源端子に印加される電圧が通常の動作電圧である場
合にはディスエイブルし、１つの電源端子に供給される
電圧が通常より高い電圧であったならば上記電流消費回
路をイネイブルする。すなわち、通常の動作電圧が印加
され通常の動作を行う際には、上記電流消費回路はディ
スエイブルされているので、入力バッファ回路の出力信
号の値に応じた余分な電源電流が流れることはない。し
たがって、入力しきい値電圧を測定しない場合には、余
分な電流消費のない半導体集積回路装置が得られるとい
う効果を有する。

【００５２】第４の本発明によれば、より正確な入力し
きい値電圧が測定でき、かつ、入力しきい値電圧の測定
をしない場合には余分な電流消費のない半導体集積回路
が得られるという効果を有する。

【図面の簡単な説明】

【図１】本発明の好適な実施例１の半導体集積回路装置
の回路図である。

【図２】実施例１の半導体集積回路装置を用いて入力し
きい値電圧を測定する場合に、各入力端子Ｐ（１、…
Ｎ）に供給される信号のパターンを示した図である。

【図３】実施例１の半導体集積回路装置において、入力
しきい値電圧の測定をする際に、各入力端子Ｐ（１、…
Ｎ）に供給される入力信号のパターンを示した他の図で
ある。

【図４】本発明の実施例２による半導体集積回路装置の
回路図である。

【図５】本発明の実施例３による半導体集積回路装置の
回路図である。

【図６】本発明の実施例４による半導体集積回路装置の
回路図である。

【図７】従来の半導体集積回路装置の回路図である。

【図８】従来の半導体集積回路装置の動作を表すタイム
チャートである。

【図９】従来の半導体集積回路装置の不具合を表す図で
ある。

【符号の説明】

２２内部論理回路Ｐ（１、２、…Ｎ）入力端子Ｉ（１、２、…Ｎ）入力バッファＴｒ（１、２、…Ｎ）ＭＯＳ型トランジスタ

Claims

【特許請求の範囲】

【請求項１】外部からの信号を入力する入力端子ごと
に設けられている入力バッファ回路と、前記各入力バッファ回路ごとに設けられている電流消費
回路と、を備え、前記それぞれの電流消費回路は、対応する前記入力バッファ回路の出力端子にゲート端子
が接続され、ソース端子が接地されているＭＯＳ型トラ
ンジスタと、前記ＭＯＳ型トランジスタのドレイン端子と電源端子と
の間に接続されている電流規定抵抗と、を含むことを特徴とするＣＭＯＳ型半導体集積回路装
置。
【請求項２】外部からの信号を入力する入力端子ごと
に設けられている入力バッファ回路と、前記各入力バッファ回路ごとに設けられている定電流回
路であって、対応する前記入力バッファ回路の出力端子
にイネイブル端子が接続されている定電流回路と、を含み、全ての前記定電流回路の出力端子は電源端子に接続さ
れ、前記各定電流回路は、対応する前記入力バッファ回路の
出力端子に表れる信号が所定の値である場合にイネイブ
ルされ、所定の電流を前記電源端子に流すことを特徴と
するＣＭＯＳ型半導体集積回路装置。
【請求項３】外部からの信号を入力する入力端子ごと
に設けられている入力バッファ回路と、前記各入力バッファ回路ごとに設けられている電流消費
回路と、一つの電源端子に接続され、前記一つの電源端子に通常
の動作電圧よりも高い電圧が印加された場合に、前記電
流消費回路をイネイブルさせる制御信号を出力端子から
出力する高電圧検出回路と、を備え、前記それぞれの電流消費回路は、通常の動作電圧が印加される電源端子に接続される電流
規定抵抗と、前記電流規定抵抗と接地との間に接続されるトランジス
タ直列回路と、を有し、前記トランジスタ直列回路は、前記高電圧検出回路の出力端子にゲート端子が接続さ
れ、ソース端子が接地されている第一のＭＯＳ型トラン
ジスタと、対応する前記入力バッファ回路の出力端子にゲート端子
が接続され、ソース端子が前記第一のＭＯＳ型トランジ
スタのドレイン端子に接続され、ドレイン端子が、前記
電流規定抵抗に接続されている第二のＭＯＳ型トランジ
スタと、を含むことを特徴とするＣＭＯＳ型半導体集積回路装
置。
【請求項４】外部からの信号を入力する入力端子ごと
に設けられている入力バッファ回路と、一つの電源端子に接続され、前記一つの電源端子に通常
の動作電圧よりも高い電圧が印加された場合には、制御
信号を出力端子から出力する高電圧検出回路と、前記各入力バッファ回路ごとに設けられている定電流回
路であって、対応する前記入力バッファ回路の出力端子
に第一のイネイブル端子が接続され、前記高電圧検出回
路の制御信号出力端子に第二のイネイブル端子が接続さ
れている定電流回路と、を含み、前記定電流回路は、前
記第一のイネイブル信号と、前記第二のイネイブル信号
の両方が印加された場合にのみ所定の定電流を通常の動
作電圧が印加される電源端子に流すことを特徴とするＣ
ＭＯＳ型半導体集積回路装置。