JPH06196451A - 非晶質シリコンのドライエッチング方法およびそれを用いた薄膜トランジスタの製造方法 - Google Patents
非晶質シリコンのドライエッチング方法およびそれを用いた薄膜トランジスタの製造方法Info
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- JPH06196451A JPH06196451A JP4343798A JP34379892A JPH06196451A JP H06196451 A JPH06196451 A JP H06196451A JP 4343798 A JP4343798 A JP 4343798A JP 34379892 A JP34379892 A JP 34379892A JP H06196451 A JPH06196451 A JP H06196451A
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Abstract
(57)【要約】
【構成】非晶質シリコン薄膜トランジスタ（ａ−Ｓｉ・
ＴＦＴ）におけるプラズマＣＶＤ法で成膜したａ−Ｓｉ
膜４をアイランド状に形成するエッチング工程におい
て、Ｆ,Ｃl原子を含むハロゲンガスと２〜２０容量％の
範囲で添加したＯ2を混合したガスのプラズマ中でドラ
イエッチングを行った。 【効果】本発明により、ａ−Ｓｉ膜４のテーパ角を３０
〜６０度の範囲の傾斜状に加工でき、ａ−Ｓｉ膜４を乗
り越えるＴＦＴのソース・ドレイン電極，ドレインバス
ラインの断線および高抵抗化による不良を減らし、ａ−
Ｓｉ・ＴＦＴマトリクス基板の歩留りを向上させる。
ＴＦＴ）におけるプラズマＣＶＤ法で成膜したａ−Ｓｉ
膜４をアイランド状に形成するエッチング工程におい
て、Ｆ,Ｃl原子を含むハロゲンガスと２〜２０容量％の
範囲で添加したＯ2を混合したガスのプラズマ中でドラ
イエッチングを行った。 【効果】本発明により、ａ−Ｓｉ膜４のテーパ角を３０
〜６０度の範囲の傾斜状に加工でき、ａ−Ｓｉ膜４を乗
り越えるＴＦＴのソース・ドレイン電極，ドレインバス
ラインの断線および高抵抗化による不良を減らし、ａ−
Ｓｉ・ＴＦＴマトリクス基板の歩留りを向上させる。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置等のスイ
ッチング素子に搭載される薄膜トランジスタ（Thin-Fil
m Transistor，以下ＴＦＴと記す）の半導体活性層に用
いる非晶質シリコン（Amorphous Silicon，以下ａ−Ｓ
ｉと記す）のドライエッチング方法に関する。
ッチング素子に搭載される薄膜トランジスタ（Thin-Fil
m Transistor，以下ＴＦＴと記す）の半導体活性層に用
いる非晶質シリコン（Amorphous Silicon，以下ａ−Ｓ
ｉと記す）のドライエッチング方法に関する。
【０００２】
【従来の技術】ａ−Ｓｉは比較的低温で成膜できること
から、安価なガラス基板上への膜形成が可能であり、液
晶表示装置等に用いられるＴＦＴ等の半導体装置の半導
体層として用いられている。
から、安価なガラス基板上への膜形成が可能であり、液
晶表示装置等に用いられるＴＦＴ等の半導体装置の半導
体層として用いられている。
【０００３】以下、ａ−Ｓｉを用いたＴＦＴ（以下、ａ
−Ｓｉ・ＴＦＴと記す）の一般的な構造を述べる。
−Ｓｉ・ＴＦＴと記す）の一般的な構造を述べる。
【０００４】図２に一般的なａ−Ｓｉ・ＴＦＴの断面図
を示す。１はガラス基板等の絶縁性基板、２はゲート電
極（例えばＣｒ膜）、３はゲート絶縁層（例えば窒化シ
リコン膜、Silicon Nitride，以下ＳｉＮ膜と記す）、
４は半導体層（ａ−Ｓｉ膜）、５は半導体層と上部金属
電極（Ａl）とのオーミックコンタクトを得るためのリ
ンをドーピングしたｎ形ａ−Ｓｉ膜、６はソース電極
（例えばＡl膜）、７はドレイン電極（例えばＡl膜）、
８は表示画素電極（例えばインジウムと錫の酸化膜、In
dium Tin Oxide，以下ＩＴＯ膜と記す）をそれぞれ示
す。
を示す。１はガラス基板等の絶縁性基板、２はゲート電
極（例えばＣｒ膜）、３はゲート絶縁層（例えば窒化シ
リコン膜、Silicon Nitride，以下ＳｉＮ膜と記す）、
４は半導体層（ａ−Ｓｉ膜）、５は半導体層と上部金属
電極（Ａl）とのオーミックコンタクトを得るためのリ
ンをドーピングしたｎ形ａ−Ｓｉ膜、６はソース電極
（例えばＡl膜）、７はドレイン電極（例えばＡl膜）、
８は表示画素電極（例えばインジウムと錫の酸化膜、In
dium Tin Oxide，以下ＩＴＯ膜と記す）をそれぞれ示
す。
【０００５】図２で示したゲート絶縁層ＳｉＮ膜３、半
導体層ａ−Ｓｉ膜４、オーミックコンタクト層ｎ形ａ−
Ｓｉ膜５は、プラズマＣＶＤ（Chemical Vapor Deposit
ion）法により連続成膜し、通常のホトリソグラフィ工
程とドライエッチング工程により、ＳｉＮ膜３上のａ−
Ｓｉ膜４とｎ形ａ−Ｓｉ膜５をアイランド状に素子分離
する。このときのドライエッチング工程には、特開平１
−３２６２７号に示されているようにエッチングガスと
してＳＦ6とＣＣl4の混合ガスを用いる方法が知られて
いる。
導体層ａ−Ｓｉ膜４、オーミックコンタクト層ｎ形ａ−
Ｓｉ膜５は、プラズマＣＶＤ（Chemical Vapor Deposit
ion）法により連続成膜し、通常のホトリソグラフィ工
程とドライエッチング工程により、ＳｉＮ膜３上のａ−
Ｓｉ膜４とｎ形ａ−Ｓｉ膜５をアイランド状に素子分離
する。このときのドライエッチング工程には、特開平１
−３２６２７号に示されているようにエッチングガスと
してＳＦ6とＣＣl4の混合ガスを用いる方法が知られて
いる。
【０００６】
【発明が解決しようとする課題】上記従来技術であるＳ
Ｆ6とＣＣl4の混合ガスを用いたドライエッチングで
は、半導体層ａ−Ｓｉ膜４（ｎ形ａ−Ｓｉ膜５を含む）
をアイランド状に形成したとき、その加工断面であるａ
−Ｓｉ膜のテーパ角は７５〜８５度と急峻になり、その
後アイランド状に形成された半導体層ａ−Ｓｉ膜４の段
差を乗り越えるソース・ドレイン電極６,７と、ＴＦＴ
を平面上に多数個配列し大画面の表示装置に用いるＴＦ
Ｔマトリクス基板を作製するとき各ドレイン電極７を接
続するドレインバスライン(ここでは図示していない)の
ａ−Ｓｉ膜４段差へのカバレッジが十分ではなくなり、
断線および高抵抗化の原因となり、ＴＦＴマトリクス基
板の歩留りが低下するという問題があった。
Ｆ6とＣＣl4の混合ガスを用いたドライエッチングで
は、半導体層ａ−Ｓｉ膜４（ｎ形ａ−Ｓｉ膜５を含む）
をアイランド状に形成したとき、その加工断面であるａ
−Ｓｉ膜のテーパ角は７５〜８５度と急峻になり、その
後アイランド状に形成された半導体層ａ−Ｓｉ膜４の段
差を乗り越えるソース・ドレイン電極６,７と、ＴＦＴ
を平面上に多数個配列し大画面の表示装置に用いるＴＦ
Ｔマトリクス基板を作製するとき各ドレイン電極７を接
続するドレインバスライン(ここでは図示していない)の
ａ−Ｓｉ膜４段差へのカバレッジが十分ではなくなり、
断線および高抵抗化の原因となり、ＴＦＴマトリクス基
板の歩留りが低下するという問題があった。
【０００７】本発明の目的は、スパッタリング等で成膜
する配線材料の非晶質シリコンアイランドへのカバレッ
ジを良好とするために、ドライエッチング加工される非
晶質シリコン膜のエッチング断面形状を緩やかとし、Ｔ
ＦＴのソース・ドレイン電極，ドレインバスラインの断
線および高抵抗化による不良を発生させない非晶質シリ
コンのドライエッチング方法を提供することにある。
する配線材料の非晶質シリコンアイランドへのカバレッ
ジを良好とするために、ドライエッチング加工される非
晶質シリコン膜のエッチング断面形状を緩やかとし、Ｔ
ＦＴのソース・ドレイン電極，ドレインバスラインの断
線および高抵抗化による不良を発生させない非晶質シリ
コンのドライエッチング方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、上記目的を達
成するために、ＴＦＴのａ−Ｓｉ膜４（ｎ形ａ−Ｓｉ膜
５を含む）をアイランド状に形成するドライエッチング
工程に、Ｆ,Ｃl原子を含む単一もしくは複数のハロゲン
ガスとＯ2を混合したガス、特にＯ2添加量を２〜２０容
量％の範囲としたガスを用いてドライエッチングしたも
のである。
成するために、ＴＦＴのａ−Ｓｉ膜４（ｎ形ａ−Ｓｉ膜
５を含む）をアイランド状に形成するドライエッチング
工程に、Ｆ,Ｃl原子を含む単一もしくは複数のハロゲン
ガスとＯ2を混合したガス、特にＯ2添加量を２〜２０容
量％の範囲としたガスを用いてドライエッチングしたも
のである。
【０００９】
【作用】一般的にａ−Ｓｉ膜４をプラズマを用いたドラ
イエッチング法でエッチングする場合、エッチングガス
としてＦ,Ｃlを含むハロゲン系のガスを用いる。この場
合Ｆラジカルはエッチング形態が等方性になる性質を有
する反応種(Ｓｉ＋４Ｆ→ＳｉＦ4↑)として、Ｃlは陽
イオンとなり異方性を生じやすい性質を有する反応種
(Ｓｉ＋４Ｃl→ＳｉＣl4↑)として働く。
イエッチング法でエッチングする場合、エッチングガス
としてＦ,Ｃlを含むハロゲン系のガスを用いる。この場
合Ｆラジカルはエッチング形態が等方性になる性質を有
する反応種(Ｓｉ＋４Ｆ→ＳｉＦ4↑)として、Ｃlは陽
イオンとなり異方性を生じやすい性質を有する反応種
(Ｓｉ＋４Ｃl→ＳｉＣl4↑)として働く。
【００１０】上記ハロゲン系のガスにＯ2を添加する
と、等方性の反応種であるＦラジカルが増加する。ま
た、ａ−Ｓｉ膜４を所望の形状および寸法にパターニン
グするためにマスクとして使用するレジストをアッシン
グする。
と、等方性の反応種であるＦラジカルが増加する。ま
た、ａ−Ｓｉ膜４を所望の形状および寸法にパターニン
グするためにマスクとして使用するレジストをアッシン
グする。
【００１１】図３にＯ2添加によってアッシングされる
レジスト２０の後退とａ−Ｓｉ膜４のエッチングの様子
を示す。ａ−Ｓｉ膜４のエッチングとレジスト２０の後
退が同時に行われ、ａ−Ｓｉ膜４のテーパ角を３０〜６
０度程度の緩やかな傾斜状に加工することができる。
レジスト２０の後退とａ−Ｓｉ膜４のエッチングの様子
を示す。ａ−Ｓｉ膜４のエッチングとレジスト２０の後
退が同時に行われ、ａ−Ｓｉ膜４のテーパ角を３０〜６
０度程度の緩やかな傾斜状に加工することができる。
【００１２】ここで、Ｏ2の添加量が重要である。図４
に単一もしくは複数のハロゲンガスへのＯ2の添加量と
ａ−Ｓｉ膜のテーパ角の関係を示す。図４でθ1はａ−
Ｓｉと下地膜ＳｉＮと接する部分のテーパ角、θ2はａ
−Ｓｉ最上層とａ−Ｓｉとレジストの接する部分の接線
のテーパ角を示す。この結果Ｏ2の添加量は上記ハロゲ
ンガスに対し２〜２０容量％の範囲が望ましい。
に単一もしくは複数のハロゲンガスへのＯ2の添加量と
ａ−Ｓｉ膜のテーパ角の関係を示す。図４でθ1はａ−
Ｓｉと下地膜ＳｉＮと接する部分のテーパ角、θ2はａ
−Ｓｉ最上層とａ−Ｓｉとレジストの接する部分の接線
のテーパ角を示す。この結果Ｏ2の添加量は上記ハロゲ
ンガスに対し２〜２０容量％の範囲が望ましい。
【００１３】Ｏ2の添加量が２容量％未満であると等方
性の反応種であるＦラジカルの増加効果とレジスト後退
の効果が小さくａ−Ｓｉ膜４のテーパ角は６０度より大
きくなり、緩やかな傾斜に加工することはできない。
性の反応種であるＦラジカルの増加効果とレジスト後退
の効果が小さくａ−Ｓｉ膜４のテーパ角は６０度より大
きくなり、緩やかな傾斜に加工することはできない。
【００１４】また、Ｏ2の添加量が２０容量％を超える
と図５に示すようなアンダーカットが生じてしまい、ａ
−Ｓｉ膜４を乗り越えるＴＦＴのソース・ドレイン電
極，ドレインバスラインの断線および高抵抗化による不
良が発生する。
と図５に示すようなアンダーカットが生じてしまい、ａ
−Ｓｉ膜４を乗り越えるＴＦＴのソース・ドレイン電
極，ドレインバスラインの断線および高抵抗化による不
良が発生する。
【００１５】
【実施例】以下、本発明の一実施例を図１から図２によ
り説明する。図１は本発明であるＦ,Ｃl原子を含む単一
もしくは複数のハロゲンガスとＯ2の混合ガスでのエッ
チングを行う平行平板型反応性イオンエッチング装置の
主要部を模式的に示した断面図である。
り説明する。図１は本発明であるＦ,Ｃl原子を含む単一
もしくは複数のハロゲンガスとＯ2の混合ガスでのエッ
チングを行う平行平板型反応性イオンエッチング装置の
主要部を模式的に示した断面図である。
【００１６】図１において、１０はエッチング室、１１
はアノード電極、１２は基板ステージとなるカソード電
極、１３はエッチングガスの導入管、１４はガス排気
口、１５は高周波電源（１３.５６ＭＨｚ）を示す。エ
ッチングガスはエッチング室１０外部に設置したガス供
給系より流量調節器を通じてエッチング室に導入され
る。また、カソード電極１２は試料の温度上昇を防止す
るために水冷する構造になっている。
はアノード電極、１２は基板ステージとなるカソード電
極、１３はエッチングガスの導入管、１４はガス排気
口、１５は高周波電源（１３.５６ＭＨｚ）を示す。エ
ッチングガスはエッチング室１０外部に設置したガス供
給系より流量調節器を通じてエッチング室に導入され
る。また、カソード電極１２は試料の温度上昇を防止す
るために水冷する構造になっている。
【００１７】本実施例で用いた混合ガスは、ＳＦ6：２
５sccm，ＣＣlＦ3：２５sccm，Ｏ2：５sccmで、ガス圧
力は３０Ｐａ、電力密度は０.５Ｗ／cm2である。エッチ
ングはカソード電極１２の上に基板１６（ＴＦＴマトリ
クス基板）を設置し、混合ガスの高周波プラズマ中で実
施した。図６に上記の条件でエッチングした場合のａ−
Ｓｉ膜の加工断面を示す。このときのａ−Ｓｉ膜のテー
パ角は４０度であった。
５sccm，ＣＣlＦ3：２５sccm，Ｏ2：５sccmで、ガス圧
力は３０Ｐａ、電力密度は０.５Ｗ／cm2である。エッチ
ングはカソード電極１２の上に基板１６（ＴＦＴマトリ
クス基板）を設置し、混合ガスの高周波プラズマ中で実
施した。図６に上記の条件でエッチングした場合のａ−
Ｓｉ膜の加工断面を示す。このときのａ−Ｓｉ膜のテー
パ角は４０度であった。
【００１８】本発明のドライエッチング方法を用いて、
図２に示す構造のａ−Ｓｉ・ＴＦＴを平面上に多数個配
列し大画面の表示装置に用いるａ−Ｓｉ・ＴＦＴマトリ
クス基板を、以下の手順で作製した。
図２に示す構造のａ−Ｓｉ・ＴＦＴを平面上に多数個配
列し大画面の表示装置に用いるａ−Ｓｉ・ＴＦＴマトリ
クス基板を、以下の手順で作製した。
【００１９】（１）ガラス基板１上に、スパッタリング
法によりＣｒ膜を成膜し、通常のホトリソグラフィ工程
と硝酸第２セリウムアンモニウムの水溶液によるエッチ
ングによりゲート電極２を形成する。
法によりＣｒ膜を成膜し、通常のホトリソグラフィ工程
と硝酸第２セリウムアンモニウムの水溶液によるエッチ
ングによりゲート電極２を形成する。
【００２０】（２）プラズマＣＶＤ法によりゲート絶縁
層ＳｉＮ膜３，半導体層ａ−Ｓｉ膜４，オーミックコン
タクト層ｎ形ａ−Ｓｉ膜５を連続成膜し、通常のホトリ
ソグラフィ工程と本発明であるドライエッチング方法に
より、ａ−Ｓｉ膜４（ｎ形ａ−Ｓｉ膜５を含む）をアイ
ランド状に素子分離する。
層ＳｉＮ膜３，半導体層ａ−Ｓｉ膜４，オーミックコン
タクト層ｎ形ａ−Ｓｉ膜５を連続成膜し、通常のホトリ
ソグラフィ工程と本発明であるドライエッチング方法に
より、ａ−Ｓｉ膜４（ｎ形ａ−Ｓｉ膜５を含む）をアイ
ランド状に素子分離する。
【００２１】（３）外部のドライバと接続するためのゲ
ート配線端子部（ここでは図示していない）上のＳｉＮ
膜３を通常のホトリソグラフィ工程とＳＦ6を用いたド
ライエッチングにより除去する。
ート配線端子部（ここでは図示していない）上のＳｉＮ
膜３を通常のホトリソグラフィ工程とＳＦ6を用いたド
ライエッチングにより除去する。
【００２２】（４）スパッタリング法によりＩＴＯ膜を
成膜し、通常のホトリソグラフィ工程と塩酸・硝酸・水
の混合液によるエッチングにより表示画素電極８を形成
する。
成膜し、通常のホトリソグラフィ工程と塩酸・硝酸・水
の混合液によるエッチングにより表示画素電極８を形成
する。
【００２３】（５）スパッタリング法によりＡl膜を成
膜し、通常のホトリソグラフィ工程とリン酸・酢酸・硝
酸・水の混合液によるエッチングによりソース電極６，
ドレイン電極７を形成する。
膜し、通常のホトリソグラフィ工程とリン酸・酢酸・硝
酸・水の混合液によるエッチングによりソース電極６，
ドレイン電極７を形成する。
【００２４】（６）ソース電極６，ドレイン電極７をマ
スクにＴＦＴチャネル上のｎ形ａ−Ｓｉ膜をＣＣlＦ3を
用いたドライエッチングにより除去する。
スクにＴＦＴチャネル上のｎ形ａ−Ｓｉ膜をＣＣlＦ3を
用いたドライエッチングにより除去する。
【００２５】このようにして、ａ−Ｓｉ・ＴＦＴマトリ
クス基板を作製することにより、本実施例では（２）の
ａ−Ｓｉ素子分離工程でａ−Ｓｉ膜４を緩やかなテーパ
状に加工することができた（図７にａ−Ｓｉ膜４０とし
て図示）。
クス基板を作製することにより、本実施例では（２）の
ａ−Ｓｉ素子分離工程でａ−Ｓｉ膜４を緩やかなテーパ
状に加工することができた（図７にａ−Ｓｉ膜４０とし
て図示）。
【００２６】よって、ａ−Ｓｉ膜４を乗り越えるソース
・ドレイン電極，ドレインバスラインの断線および高抵
抗化による不良を減らすことができ、ａ−Ｓｉ・ＴＦＴ
マトリクス基板の歩留りを向上させることができた。
・ドレイン電極，ドレインバスラインの断線および高抵
抗化による不良を減らすことができ、ａ−Ｓｉ・ＴＦＴ
マトリクス基板の歩留りを向上させることができた。
【００２７】
【発明の効果】本発明によれば、ａ−Ｓｉ・ＴＦＴマト
リクス基板作製時のａ−Ｓｉ膜のドライエッチングにお
いて、ａ−Ｓｉ膜を３０〜６０度の範囲のテーパ角で加
工でき、従来ａ−Ｓｉ膜の加工断面が急峻であったため
に発生していたａ−Ｓｉ膜を乗り越えるＴＦＴのソース
・ドレイン電極，ドレインバスラインの断線および高抵
抗化による不良を減らすことができ、ａ−Ｓｉ・ＴＦＴ
マトリクス基板の歩留りを向上させる効果がある。
リクス基板作製時のａ−Ｓｉ膜のドライエッチングにお
いて、ａ−Ｓｉ膜を３０〜６０度の範囲のテーパ角で加
工でき、従来ａ−Ｓｉ膜の加工断面が急峻であったため
に発生していたａ−Ｓｉ膜を乗り越えるＴＦＴのソース
・ドレイン電極，ドレインバスラインの断線および高抵
抗化による不良を減らすことができ、ａ−Ｓｉ・ＴＦＴ
マトリクス基板の歩留りを向上させる効果がある。
【図１】本発明のドライエッチング方法に用いる装置の
模式説明図である。
模式説明図である。
【図２】ａ−Ｓｉ・ＴＦＴの断面図である。
【図３】レジストをマスクとしてａ−Ｓｉ膜をエッチン
グした場合の、レジスト後退の効果を示す図である。
グした場合の、レジスト後退の効果を示す図である。
【図４】ハロゲンガスへのＯ2の添加量とａ−Ｓｉ膜の
テーパ角の関係図である。
テーパ角の関係図である。
【図５】Ｏ2添加量が２０容量％を超えた場合のアンダ
ーカットが生じたａ−Ｓｉの加工断面図である。
ーカットが生じたａ−Ｓｉの加工断面図である。
【図６】本発明のドライエッチング方法を用いて加工し
たａ−Ｓｉの断面図である。
たａ−Ｓｉの断面図である。
【図７】本発明のドライエッチング方法を用いて作製し
たａ−Ｓｉ・ＴＦＴの断面図である。
たａ−Ｓｉ・ＴＦＴの断面図である。
３…ゲート絶縁層ＳｉＮ膜、４…半導体層ａ−Ｓｉ膜、
５…オーミックコンタクト層ｎ形ａ−Ｓｉ膜、６…ソー
ス電極、７…ドレイン電極、１０…エッチング室、１１
…アノード電極、１２…カソード電極、１６…基板（ａ
−Ｓｉ・ＴＦＴマトリクス基板）、２０…レジスト、４
０…テーパ状に加工された半導体層ａ−Ｓｉ膜。
５…オーミックコンタクト層ｎ形ａ−Ｓｉ膜、６…ソー
ス電極、７…ドレイン電極、１０…エッチング室、１１
…アノード電極、１２…カソード電極、１６…基板（ａ
−Ｓｉ・ＴＦＴマトリクス基板）、２０…レジスト、４
０…テーパ状に加工された半導体層ａ−Ｓｉ膜。
Claims (3)
- 【請求項１】非晶質シリコン膜を、Ｆ,Ｃl原子を含む単
一もしくは複数のハロゲンガスとＯ2を混合したガスの
プラズマ中でドライエッチングすることを特徴とする非
晶質シリコンのドライエッチング方法。 - 【請求項２】請求項１において、Ｆ,Ｃl原子を含む単一
もしくは複数のハロゲンガスに対しＯ2を前記ハロゲン
ガスの２〜２０容量％の範囲で添加して前記非晶質シリ
コン膜のエッチング断面を３０〜６０度の範囲のテーパ
角をなす傾斜状に加工することを特徴とする非晶質シリ
コンのドライエッチング方法。 - 【請求項３】絶縁性基板の上に、ゲート電極，ゲート絶
縁層，半導体層，ソース・ドレイン電極と順次積層する
構造の薄膜トランジスタにおいて、ゲート絶縁層窒化シ
リコン膜上の半導体層非晶質シリコン膜のエッチング
に、請求項１又は請求項２のドライエッチング方法を用
いたことを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4343798A JPH06196451A (ja) | 1992-12-24 | 1992-12-24 | 非晶質シリコンのドライエッチング方法およびそれを用いた薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4343798A JPH06196451A (ja) | 1992-12-24 | 1992-12-24 | 非晶質シリコンのドライエッチング方法およびそれを用いた薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06196451A true JPH06196451A (ja) | 1994-07-15 |
Family
ID=18364324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4343798A Pending JPH06196451A (ja) | 1992-12-24 | 1992-12-24 | 非晶質シリコンのドライエッチング方法およびそれを用いた薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06196451A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5728608A (en) * | 1995-10-11 | 1998-03-17 | Applied Komatsu Technology, Inc. | Tapered dielectric etch in semiconductor devices |
| US5871659A (en) * | 1995-06-19 | 1999-02-16 | Nippondenso Co., Ltd. | Dry etching process for semiconductor |
| JP2007115779A (ja) * | 2005-10-18 | 2007-05-10 | Mitsubishi Electric Corp | 膜のパターン形成方法、及び、薄膜トランジスタの製造方法、並びに、薄膜トランジスタ基板の製造方法、及び薄膜トランジスタ基板 |
| JP2011187988A (ja) * | 2003-06-13 | 2011-09-22 | Sumitomo Precision Prod Co Ltd | シリコンエッチング方法及び装置並びにエッチングシリコン体 |
| JP2012114399A (ja) * | 2010-11-05 | 2012-06-14 | Mitsubishi Electric Corp | 半導体装置及び表示装置 |
| JP2015056549A (ja) * | 2013-09-12 | 2015-03-23 | 三菱電機株式会社 | 薄膜トランジスタおよびその製造方法 |
| JP2017112384A (ja) * | 2008-10-24 | 2017-06-22 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
-
1992
- 1992-12-24 JP JP4343798A patent/JPH06196451A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5871659A (en) * | 1995-06-19 | 1999-02-16 | Nippondenso Co., Ltd. | Dry etching process for semiconductor |
| US5728608A (en) * | 1995-10-11 | 1998-03-17 | Applied Komatsu Technology, Inc. | Tapered dielectric etch in semiconductor devices |
| US5895937A (en) * | 1995-10-11 | 1999-04-20 | Applied Komatsu Technology, Inc. | Tapered dielectric etch in semiconductor devices |
| JP2011187988A (ja) * | 2003-06-13 | 2011-09-22 | Sumitomo Precision Prod Co Ltd | シリコンエッチング方法及び装置並びにエッチングシリコン体 |
| JP2007115779A (ja) * | 2005-10-18 | 2007-05-10 | Mitsubishi Electric Corp | 膜のパターン形成方法、及び、薄膜トランジスタの製造方法、並びに、薄膜トランジスタ基板の製造方法、及び薄膜トランジスタ基板 |
| JP2017112384A (ja) * | 2008-10-24 | 2017-06-22 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2012114399A (ja) * | 2010-11-05 | 2012-06-14 | Mitsubishi Electric Corp | 半導体装置及び表示装置 |
| JP2015056549A (ja) * | 2013-09-12 | 2015-03-23 | 三菱電機株式会社 | 薄膜トランジスタおよびその製造方法 |
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