JP2513664B2 - 薄膜トランジスタの製造方法 - Google Patents

Description

【発明の詳細な説明】 〔概 要〕 本発明はスタガード型アモルファスシリコン薄膜トラ
ンジスタの製造方法において、ソース・ドレイン電極上
に活性層アモルファスSiを成膜する工程で、ソース・ド
レイン電極となるn⁺a−Si表面上に自然酸化膜が生成
し、コンタクト特性が劣化することを抑えるため、活性
層となるａ−Siの成長温度を、低温から高温へ上昇させ
ながら成膜するようにしたものである。

〔産業上の利用分野〕

本発明はスタガード型アモルファスシリコン層よりな
る活性層を有する薄膜トランジスタの製造方法に係り、
特に活性層とその上に積層するゲート絶縁膜の形成方法
に関する。

〔従来の技術〕

アクティブマトリクス型液晶パネルのスイッチング素
子としては、活性層をアモルファスシリコン（ａ−Si）
層により形成し、且つ逆スタガード型電極構成の薄膜ト
ランジスタ（TFT）が多く用いられていたが、液晶表示
用マトリクスの製造工程が簡単化できる点で、スタガー
ド型構造が見直され、その素子特性の向上及び安定化が
種々検討されている。

第２図により従来のスタガード型TFTの製造方法を、
その製造工程の順に説明する。

同図（ａ）に示すように、絶縁性基板，例えばガラス
基板１の上に、ソース・ドレイン電極となる金属膜２
と、その上にn⁺a−Si層３を積層し、その上にソース，
ドレイン電極パターニング用のレジスト膜７を形成する
〔同図（ａ）参照〕。

次いで上記レジスト膜７をマスクとしてn⁺a−Si層３
と金属膜２を順次エッチングした後、上記レジスト膜７
を除去する〔同図（ｂ）参照〕。

次いでn⁺a−Si層３に弗酸系エッチャンチによる表面
処理を施し、表面の自然酸化膜を除去する〔同図（ｃ）
参照〕。

次いで活性層となるａ−Si:H層4,ゲート絶縁膜となる
SiN（窒化シリコン）層５を成膜する〔同図（ｄ）参
照〕。なおゲート絶縁膜としては、二酸化シリコン（Si
O₂）層等を用いてもよい。

次いでゲート電極となる導電層６を形成し、その上に
ゲート電極パターニングのためのレジスト膜８を形成す
る〔同図（ｅ）参照〕。

次いで上記レジスト膜８をマスクとして、導電層6,Si
N層5,a−Si:H層4,n⁺a−Si層３を順次エッチングした
後、マスクとして用いたレジスト膜８を除去する〔同図
（ｆ）参照〕。

なお、ここでは導電層６とａ−Si:H層４を一度のフォ
トリソグラフィ工程でパターニングする例を示したが、
勿論これらは別々の工程でエッチングしても良い。

以上によりスタガード型TFTが完成する。

〔発明が解決しようとする問題点〕

上記従来のTFTの製造方法では、基板の温度を200℃〜
300℃としてプラズマ化学気相成長（Ｐ−CVD）法を施
し、ａ−Si:H層４を成長させる。この方法では、n⁺a−S
i層３表面に微量に吸着または残存している酸素
（O₂）、或いは水分（H₂O）が分解した酸素によって、n
⁺a−Si層３表面が酸化し、薄い酸化膜が形成されやす
い。そのため、n⁺a−Si層３とａ−Si:H層４とのコンタ
クトが不十分となり、良好な特性を安定して得ることが
困難である。

本発明はコンタクト層表面に酸化膜を生じることがな
く、良好なコンタクト特性が安定して得られる薄膜トラ
ンジスタの製造方法を提供することを目的とする。

〔問題点を解決するための手段〕

本発明においては、n⁺a−Si層３上にａ−Si:H層４を
成長させる際に、初期には膜が堆積する最低の温度より
低くない温度から膜成長を開始し、徐々に昇温してａ−
Si:H層４の成長が終了し、次のSiN層５の成長を開始す
るまでに、ａ−Si:H層４とSiN層５との良好な界面特性
が得られる温度，即ち200℃〜300℃の温度になるように
する。

〔作 用〕

ａ−Si:H層４の膜成長の初期には、基板温度が低いの
で、n⁺a−Si層３の表面が酸化することが抑制されるこ
とにより、コンタクト特性の劣化を防止され、ａ−Si:H
層４とSiN層５との界面付近では通常のａ−Si:H層４の
成膜温度（200℃〜300℃）に昇温されているので、両者
の界面特性は従来と変わりなく、従って良好なFET特性
が得られる。

〔実 施 例〕

従来は真空内で基板温度が所定値に安定してから、一
定温度で成膜していたが、本実施例ではａ−Si成膜中10
0℃程度から250℃程度まで昇温させながら成膜する。

以下第１図（ａ）〜（ｃ）により、本発明の一実施例
をその製造工程の順に説明する。

同図（ａ），（ｂ）はａ−Si:H層4,SiN層５の成膜工
程を示す図で、前記第２図（ｃ），（ｄ）の工程に相当
する。また同図（ｃ）は成膜時に基板温度を徐々に上昇
させる模様を示したものである。

ガラス基板１上に、金属膜2,n⁺a−Si層３を積層し、
これをパターニングした後、上記ｎ＋ａ−Si層３の表面
を弗酸系のエッチャントによりごくわずかエッチングし
て、表面に形成された酸化膜（SiO₂）を除去する〔第１
図（ａ）参照〕。

次いでこれにプラズマ化学気相成長（Ｐ−CVD）法に
よりａ−Si:H層，次いでその上に窒化シリコン（SiN）
層を成長させるのであるが、本実施例では基板を反応室
内に入れた後、n⁺a−Si層３表面が酸化するような高温
にさらされないよう、反応室を十分に冷やしておく。

基板を反応室に入れ、真空度が所定値に達した後、基
板温度を上昇させ、ａ−Si:H層が成長する最低の温度を
越えた後、例えば120℃においてａ−Si:H層の成長を開
始する。この後、同図（ｃ）に示すように基板温度を徐
々に上昇させながらａ−Si:H層４の成膜を行い、ａ−S
i:H層４の成膜を終了し次のSiN層５の成膜を開始するま
でに、通常のａ−Si:H層４の成膜温度，即ち200〜300℃
（本実施例では、凡そ260℃）に到達させる。ａ−Si:H
層４の膜厚が所定値に達した後、SiN層５を成長させ、
同図（ｂ）に示す積層体が得られる。これは前記第２図
（ｄ）に相当し、構造的には何ら変わるところはない。
ただ、本実施例ではn⁺a−Si層３表面に酸化膜が形成さ
れていないので、これとａ−Si:H層４とのコンタクトを
良好である点が、従来と異なる。

この後の製造工程は従来と全く同様に進めてよく、本
実施例においても、前記第２図（ｆ）に見られるような
TFTが得られる。

以上のようにして本実施例で得られたTFTは、コンタ
クト層であるn⁺a:Si層３と、ａ−Si:H層４からなる活性
層とのコンタクトを良好で、且つ十分な再現性が得ら
れ、TFTの特性も安定する。

〔発明の効果〕

以上説明した如く本発明によれば、ソース・ドレイン
電極を構成するコンタクト層であるn⁺a−Si層３表面
が、ａ−Si:H層４の成膜工程初期に酸化されることが防
止されることから、ソース・ドレイン電極のコンタクト
特性が安定し、TFT特性，特にオン電流の値が安定す
る。

このためアクティブマトリクス製造工程が簡単化でき
るスタガード型ａ−Si TFTを液晶パネルに使用すること
が容易となる。

【図面の簡単な説明】

第１図は本発明の一実施例説明図、 第２図は従来のTFTの説明図である。 図において、１は絶縁性基板（ガラス基板）、２は金属
膜、３はコンタクト層（n⁺a−Si層）、４は活性層（ａ
−Si:H層）、５はゲート絶縁膜（SiN層）を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 立岡 浩一 川崎市中原区上小田中1015番地 富士通 株式会社内 (72)発明者 市村 照彦 川崎市中原区上小田中1015番地 富士通 株式会社内

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】絶縁性基板上に、金属膜とその上に積層さ
   れたn⁺a−Si層からなるコンタクト層を有するソース電
   極及びドレイン電極、ａ−Si:H層からなる活性層、ゲー
   ト絶縁膜、ゲート電極を順次積層した構成のスタガード
   型アモルファスシリコン薄膜トランジスタを製造する方
   法であって、 前記n⁺a−Siのコンタクト層上にプラズマ化学気相成長
   法によりａ−Si:Hの活性層とゲート絶縁膜を連続して成
   膜するに際し、 真空槽内において所定の真空度のもとで、基板温度をａ
   −Si:Hが堆積する最低温度より低い温度から上昇させ、
   該最低温度を越えた後昇温させながらａ−Si:H層を成長
   させ、該ａ−Si:H層が所定の膜厚に達する前に、その上
   のゲート絶縁膜との界面特性を良好ならしめる温度にま
   で到達させ、次いで前記ゲート絶縁膜の成長を行う ことを特徴とする薄膜トランジスタの製造方法。