JP3415537B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にシリコン膜の上に窒化膜、酸化膜が形
成された構成の素子に対して接続を取るためのコンタク
トの形成方法に関する。
方法に関し、特にシリコン膜の上に窒化膜、酸化膜が形
成された構成の素子に対して接続を取るためのコンタク
トの形成方法に関する。
【０００２】
【従来の技術】薄膜トランジスタを製造する際、図３に
示すように、基板１の上にゲート電極、ゲート遮光金属
１４、ゲート配線２２、ゲート絶縁膜３、アモルファス
シリコン（以下ａ−Ｓｉと略称する。）アイランド層、
ｎ+型アモルファスシリコン（以下ｎ+型ａ−Ｓｉと略称
する。）オーミック層と成膜し、ａ−Ｓｉアイランド
層、ｎ+型ａ−Ｓｉオーミック層からなるアイランド７
を形成していくが、ゲート絶縁膜３成膜時に異物４が混
入してしまった場合には、ゲート絶縁膜３上に形成され
るパターンに不具合が発生する。
示すように、基板１の上にゲート電極、ゲート遮光金属
１４、ゲート配線２２、ゲート絶縁膜３、アモルファス
シリコン（以下ａ−Ｓｉと略称する。）アイランド層、
ｎ+型アモルファスシリコン（以下ｎ+型ａ−Ｓｉと略称
する。）オーミック層と成膜し、ａ−Ｓｉアイランド
層、ｎ+型ａ−Ｓｉオーミック層からなるアイランド７
を形成していくが、ゲート絶縁膜３成膜時に異物４が混
入してしまった場合には、ゲート絶縁膜３上に形成され
るパターンに不具合が発生する。
【０００３】
【発明が解決しようとする課題】即ち、図３（ａ）は、
異物４の存在によりゲート遮光金属１４の上をゲート絶
縁膜３を介して走査する信号線９に異常パターン１０が
形成されてしまった様子を示している。このように、ゲ
ート絶縁膜３成膜時での異物４発生は、次工程以降に続
くパターニング工程でパターニング不良を発生させ、点
欠陥となる。図３（ｂ）は、図３（ａ）に示す異常パタ
ーン１０を切断線Ａ−Ａ’で切断した断面図である。
異物４の存在によりゲート遮光金属１４の上をゲート絶
縁膜３を介して走査する信号線９に異常パターン１０が
形成されてしまった様子を示している。このように、ゲ
ート絶縁膜３成膜時での異物４発生は、次工程以降に続
くパターニング工程でパターニング不良を発生させ、点
欠陥となる。図３（ｂ）は、図３（ａ）に示す異常パタ
ーン１０を切断線Ａ−Ａ’で切断した断面図である。
【０００４】本発明の目的は、ゲート絶縁膜中に含まれ
る異物をできる限り取り除き、ゲート絶縁膜上に形成す
る配線がパターン不良となる確率を低減させる薄膜トラ
ンジスタの製造方法を提供することにある。
る異物をできる限り取り除き、ゲート絶縁膜上に形成す
る配線がパターン不良となる確率を低減させる薄膜トラ
ンジスタの製造方法を提供することにある。
【０００５】
【課題を解決するための手段】本発明の薄膜トランジス
タの第１の製造方法は、基板上にゲート電極及びゲート
配線を形成し、前記ゲート電極及びゲート配線を含む前
記基板上にゲート絶縁膜を兼ねる絶縁膜を堆積し、前記
絶縁膜上に半導体膜を堆積し、前記半導体膜上にマスク
パターンを形成し、前記マスクパターンをマスクとして
前記半導体膜を選択的にエッチング除去して半導体層を
形成し、前記半導体層の上に前記半導体層と接続するソ
ース・ドレイン電極を形成する薄膜トランジスタの製造
方法であって、前記半導体層を形成する工程と前記ソー
ス・ドレイン電極を形成する工程の間にあって、前記半
導体層を形成した後に、前記半導体層以外の露出した前
記絶縁膜の上層部分を除去して前記絶縁膜に含まれる異
物を除去する工程を有することを特徴とし、前記絶縁膜
の上層部分を除去する工程におけるエッチングのエッチ
ングガス条件が、前記半導体層を形成する工程における
エッチングのエッチングガス条件と異なる、というもの
である。本発明の薄膜トランジスタの第２の製造方法
は、基板上にゲート電極及びゲート配線を形成し、前記
ゲート電極及びゲート配線を含む前記基板上にゲート絶
縁膜を兼ねる絶縁膜を堆積し、前記絶縁膜上に半導体膜
を堆積し、前記半導体膜上にマスクパターンを形成し、
前記マスクパターンをマスクとして前記半導体膜を選択
的にエッチング除去して半導体層を形成し、前記半導体
層の上に前記半導体層と接続するソース・ドレイン電極
を形成する薄膜トランジスタの製造方法であって、前記
半導体層を形成する工程において、エンドポイントディ
テクターを用いて前記半導体膜のエッチングが完了した
ことをチェックし、引き続いて前記絶縁膜の一部をオー
バーエッチングする工程を有することを特徴とする。さ
らに、前記半導体層を形成する工程において用いるエッ
チングガスは、フッ素系のエッチングガスであり、前記
半導体層を形成する工程において用いるエッチングのエ
ッチングエッチングガス条件が、ガスがＳＦ ６、Ｈｅ
及びＣｌ ２、又は、ＳＦ ６、Ｈｅ及びＨＣｌからな
り、ガス流量比が、それぞれＨｅ＝ＳＦ ６、Ｈｅ：Ｃ
ｌ ２＝１：４〜６、又は、Ｈｅ＝ＳＦ ６、Ｈｅ：Ｈ
Ｃｌ＝１：４〜６であり前記絶縁膜の上層部分を除去す
る工程において用いるエッチングのエッチングガス条件
が、ガスがＳＦ ６、Ｈｅ及びＣｌ ２又は、ＳＦ
６：Ｈｅ及びＨＣｌからなり、ガス流量比が、それぞ
れＨｅ＝Ｃｌ ２、Ｈｅ：ＳＦ ６＝１：４〜６、又
は、Ｈｅ＝ＨＣｌ、Ｈｅ：ＳＦ ６＝１：４〜６であ
る、というものである。
タの第１の製造方法は、基板上にゲート電極及びゲート
配線を形成し、前記ゲート電極及びゲート配線を含む前
記基板上にゲート絶縁膜を兼ねる絶縁膜を堆積し、前記
絶縁膜上に半導体膜を堆積し、前記半導体膜上にマスク
パターンを形成し、前記マスクパターンをマスクとして
前記半導体膜を選択的にエッチング除去して半導体層を
形成し、前記半導体層の上に前記半導体層と接続するソ
ース・ドレイン電極を形成する薄膜トランジスタの製造
方法であって、前記半導体層を形成する工程と前記ソー
ス・ドレイン電極を形成する工程の間にあって、前記半
導体層を形成した後に、前記半導体層以外の露出した前
記絶縁膜の上層部分を除去して前記絶縁膜に含まれる異
物を除去する工程を有することを特徴とし、前記絶縁膜
の上層部分を除去する工程におけるエッチングのエッチ
ングガス条件が、前記半導体層を形成する工程における
エッチングのエッチングガス条件と異なる、というもの
である。本発明の薄膜トランジスタの第２の製造方法
は、基板上にゲート電極及びゲート配線を形成し、前記
ゲート電極及びゲート配線を含む前記基板上にゲート絶
縁膜を兼ねる絶縁膜を堆積し、前記絶縁膜上に半導体膜
を堆積し、前記半導体膜上にマスクパターンを形成し、
前記マスクパターンをマスクとして前記半導体膜を選択
的にエッチング除去して半導体層を形成し、前記半導体
層の上に前記半導体層と接続するソース・ドレイン電極
を形成する薄膜トランジスタの製造方法であって、前記
半導体層を形成する工程において、エンドポイントディ
テクターを用いて前記半導体膜のエッチングが完了した
ことをチェックし、引き続いて前記絶縁膜の一部をオー
バーエッチングする工程を有することを特徴とする。さ
らに、前記半導体層を形成する工程において用いるエッ
チングガスは、フッ素系のエッチングガスであり、前記
半導体層を形成する工程において用いるエッチングのエ
ッチングエッチングガス条件が、ガスがＳＦ ６、Ｈｅ
及びＣｌ ２、又は、ＳＦ ６、Ｈｅ及びＨＣｌからな
り、ガス流量比が、それぞれＨｅ＝ＳＦ ６、Ｈｅ：Ｃ
ｌ ２＝１：４〜６、又は、Ｈｅ＝ＳＦ ６、Ｈｅ：Ｈ
Ｃｌ＝１：４〜６であり前記絶縁膜の上層部分を除去す
る工程において用いるエッチングのエッチングガス条件
が、ガスがＳＦ ６、Ｈｅ及びＣｌ ２又は、ＳＦ
６：Ｈｅ及びＨＣｌからなり、ガス流量比が、それぞ
れＨｅ＝Ｃｌ ２、Ｈｅ：ＳＦ ６＝１：４〜６、又
は、Ｈｅ＝ＨＣｌ、Ｈｅ：ＳＦ ６＝１：４〜６であ
る、というものである。
【０００６】又、本発明の薄膜トランジスタの製造方法
は、前記絶縁膜の上層部分を除去する工程において用い
るエッチングのエッチングガス条件が、前記半導体層を
形成する工程におけるエッチングのエッチングガス条件
と同じであるとすることも可能である。
は、前記絶縁膜の上層部分を除去する工程において用い
るエッチングのエッチングガス条件が、前記半導体層を
形成する工程におけるエッチングのエッチングガス条件
と同じであるとすることも可能である。
【０００７】上述の薄膜トランジスタの製造方法におい
て、前記マスクは、厚さ１．０〜３．０μｍのレジスト
膜であり、前記半導体層を形成する工程と前記絶縁膜の
上層部分を除去する工程とが、同一チャンバー内にて連
続して行われる、という形態を採ることもできる。
て、前記マスクは、厚さ１．０〜３．０μｍのレジスト
膜であり、前記半導体層を形成する工程と前記絶縁膜の
上層部分を除去する工程とが、同一チャンバー内にて連
続して行われる、という形態を採ることもできる。
【０００８】
【発明の実施の形態】まず、本発明の実施形態につい
て、図１（ａ）〜（ｃ）を用いて説明する。図１は、薄
膜トランジスタのアイランド７形成前後の薄膜トランジ
スタの製造方法を工程順に示す断面図である。
て、図１（ａ）〜（ｃ）を用いて説明する。図１は、薄
膜トランジスタのアイランド７形成前後の薄膜トランジ
スタの製造方法を工程順に示す断面図である。
【０００９】まず、基板１の上にゲート電極２をパター
ニングし、その上にゲート絶縁膜３を成膜する（図１
（ａ））。
ニングし、その上にゲート絶縁膜３を成膜する（図１
（ａ））。
【００１０】次に、ゲート絶縁膜３、ａ−Ｓｉアイラン
ド層５、ｎ+型ａ−Ｓｉオーミック層６を成膜後、アイ
ランド８を形成する。このアイランドエッチング時に、
下地であるゲート絶縁膜３の一部をオーバーエッチング
する（図１（ｂ））。このときの工程の詳細は、以下の
ようになる。まず、レジストを塗布・露光・現像してレ
ジストパターン７を形成する。このとき、レジスト膜厚
は１．０〜３．０μｍに設定するが、厚めに形成した方
がよい。
ド層５、ｎ+型ａ−Ｓｉオーミック層６を成膜後、アイ
ランド８を形成する。このアイランドエッチング時に、
下地であるゲート絶縁膜３の一部をオーバーエッチング
する（図１（ｂ））。このときの工程の詳細は、以下の
ようになる。まず、レジストを塗布・露光・現像してレ
ジストパターン７を形成する。このとき、レジスト膜厚
は１．０〜３．０μｍに設定するが、厚めに形成した方
がよい。
【００１１】次に、平行平板型エッチング装置を用い、
Ｆ系ガスでエッチングを行う。このとき、異方性、等方
性エッチングどちらでもよい。通常、エッチングは、Ｅ
ＰＤ（エンドポイントディテクター：波形モニター）を
用いて、ＳｉＦ2の発光スペクトルをモニターしてい
る。
Ｆ系ガスでエッチングを行う。このとき、異方性、等方
性エッチングどちらでもよい。通常、エッチングは、Ｅ
ＰＤ（エンドポイントディテクター：波形モニター）を
用いて、ＳｉＦ2の発光スペクトルをモニターしてい
る。
【００１２】これにより、ａ−Ｓｉアイランド層５のエ
ッチングが完了したことをチェックでき、引き続いて、
ゲート絶縁膜３をエッチングする条件（圧力、パワー、
ガス流量など）で一定時間、同一ガスを流し、チャンバ
ー内を安定させ、ゲート絶縁膜３のエッチングを行う。
こうすることで、同一チャンバー内で連続して、ゲート
絶縁膜３のエッチングが可能となる。
ッチングが完了したことをチェックでき、引き続いて、
ゲート絶縁膜３をエッチングする条件（圧力、パワー、
ガス流量など）で一定時間、同一ガスを流し、チャンバ
ー内を安定させ、ゲート絶縁膜３のエッチングを行う。
こうすることで、同一チャンバー内で連続して、ゲート
絶縁膜３のエッチングが可能となる。
【００１３】アイランド８のエッチング（オーバーエッ
チング）は（１） 〜（４）のフローで行う。（１）基
板がエッチング装置（平行平板型エッチング装置）のロ
ードロック（予備室）へ入る。（２）ロードロック内が
真空引きされるまで基板はそのまま待機する。（３）ロ
ードロック内が真空状態になると、基板はエッチングチ
ャンバー内へ運ばれる。（４）エッチング前に、チャン
バー内の雰囲気を安定させるために、エッチングを行う
条件（Ｆ系ガス）で一定時間ガス出しを行う。
チング）は（１） 〜（４）のフローで行う。（１）基
板がエッチング装置（平行平板型エッチング装置）のロ
ードロック（予備室）へ入る。（２）ロードロック内が
真空引きされるまで基板はそのまま待機する。（３）ロ
ードロック内が真空状態になると、基板はエッチングチ
ャンバー内へ運ばれる。（４）エッチング前に、チャン
バー内の雰囲気を安定させるために、エッチングを行う
条件（Ｆ系ガス）で一定時間ガス出しを行う。
【００１４】ここからエッチングが開始される。まず、
第１ステップとして、ｎ+型ａ−Ｓｉオーミック層６、
ａ−Ｓｉアイランド層５のエッチングを行い、アイラン
ド８を形成する。このステップではＥＰＤ（エンドポイ
ントディテクター；波形モニター）を用いて、ｎ+型ａ
−Ｓｉオーミック層６及びａ−Ｓｉアイランド層５をジ
ャストエッチングで止める。
第１ステップとして、ｎ+型ａ−Ｓｉオーミック層６、
ａ−Ｓｉアイランド層５のエッチングを行い、アイラン
ド８を形成する。このステップではＥＰＤ（エンドポイ
ントディテクター；波形モニター）を用いて、ｎ+型ａ
−Ｓｉオーミック層６及びａ−Ｓｉアイランド層５をジ
ャストエッチングで止める。
【００１５】実験を行ったときの条件は、下記の通りで
ある。 ・ガス組成：ＳＦ6／Ｃｌ2／Ｈｅ＝３０／１２０／３０
（ｓｃｃｍ） ・圧力：３０（Ｐａ）、ＲＦパワー：８００(Ｗ) ・ＥＰＤ（エンドポイントディテクター；波形モニター
使用） ・安定待ち時間：約１０（ｓｅｃ） ・エッチング時間：約６０〜６５（ｓｅｃ）程度 上記エッチング条件は、実験を行ったときの条件であ
り、レジストパターン７とｎ+型ａ−Ｓｉオーミック層
６及びａ−Ｓｉアイランド層５との選択比を向上させる
ためには、ガス組成に関しては、Ｃｌ2のＳＦ6、Ｈｅに
対する流量比を上げればよい。上記実験例では、Ｓ
Ｆ6：Ｃｌ2：Ｈｅ＝１：４：１であるが、種々の実験か
ら、ガス組成は、ＳＦ6：Ｃｌ2：Ｈｅ＝１：４〜６：
１、圧力は、２０〜３０Ｐａの条件を適用できることが
判明した。又、上記Ｃｌ2に代えてＨＣｌを用いるても
同様の効果が得られることも判明した。
ある。 ・ガス組成：ＳＦ6／Ｃｌ2／Ｈｅ＝３０／１２０／３０
（ｓｃｃｍ） ・圧力：３０（Ｐａ）、ＲＦパワー：８００(Ｗ) ・ＥＰＤ（エンドポイントディテクター；波形モニター
使用） ・安定待ち時間：約１０（ｓｅｃ） ・エッチング時間：約６０〜６５（ｓｅｃ）程度 上記エッチング条件は、実験を行ったときの条件であ
り、レジストパターン７とｎ+型ａ−Ｓｉオーミック層
６及びａ−Ｓｉアイランド層５との選択比を向上させる
ためには、ガス組成に関しては、Ｃｌ2のＳＦ6、Ｈｅに
対する流量比を上げればよい。上記実験例では、Ｓ
Ｆ6：Ｃｌ2：Ｈｅ＝１：４：１であるが、種々の実験か
ら、ガス組成は、ＳＦ6：Ｃｌ2：Ｈｅ＝１：４〜６：
１、圧力は、２０〜３０Ｐａの条件を適用できることが
判明した。又、上記Ｃｌ2に代えてＨＣｌを用いるても
同様の効果が得られることも判明した。
【００１６】次に、下地のゲート絶縁膜３をエッチング
する。基板１は、そのまま、エッチングチャンバー内で
待機している。このときも使用するガスは、Ｆ系のガス
であり、第１ステップと同じガス（同じ条件なら連続処
理）でも構わないが、この第２ステップでは、被エッチ
ング膜であるゲート絶縁膜３のエッチングレートにあわ
せ、条件を決定した方がよい。このときも第１ステップ
と同様に、ガスを一定時間流し、チャンバー内を安定さ
せてから、エッチングを始める。エッチング時間は、ゲ
ート絶縁膜３の耐圧を損なわない程度に抑え、ゲート絶
縁膜３は表面から一部の厚さのみエッチングする。図１
（ｂ）では、オーバーエッチング部分１３としてエッチ
ング量を示している。ゲート絶縁膜３として、ＳｉＮｘ
膜を用いたときの、エッチング方法を以下に示す。
する。基板１は、そのまま、エッチングチャンバー内で
待機している。このときも使用するガスは、Ｆ系のガス
であり、第１ステップと同じガス（同じ条件なら連続処
理）でも構わないが、この第２ステップでは、被エッチ
ング膜であるゲート絶縁膜３のエッチングレートにあわ
せ、条件を決定した方がよい。このときも第１ステップ
と同様に、ガスを一定時間流し、チャンバー内を安定さ
せてから、エッチングを始める。エッチング時間は、ゲ
ート絶縁膜３の耐圧を損なわない程度に抑え、ゲート絶
縁膜３は表面から一部の厚さのみエッチングする。図１
（ｂ）では、オーバーエッチング部分１３としてエッチ
ング量を示している。ゲート絶縁膜３として、ＳｉＮｘ
膜を用いたときの、エッチング方法を以下に示す。
【００１７】まず、ガスの排気を行う。その後、第１ス
テップと同様に、ゲート絶縁膜３のエッチング条件（Ｆ
系ガス）で一定時間ガス出しを行い、チャンバー内の雰
囲気を安定させる。チャンバー内の雰囲気が安定した
後、下記の条件でエッチングを開始する。 ・ガス組成：ＳＦ6／Ｃｌ2／Ｈｅ＝１２０／３０／３０
（ｓｃｃｍ） ・圧力：２５（Ｐａ） ・ＲＦパワー：１２００(Ｗ) ・安定待ち時間：約１０（ｓｅｃ） ・エッチング時間：１５（ｓｅｃ） このとき、ＥＰＤ（エンドポイントディテクター；波形
モニター）は使用しない。上記エッチング条件は、実験
を行ったときの条件であり、ＳｉＮｘ膜のエッチングレ
ート向上とレジストを後退させ、形状をテーパー化する
ことを目的とする。ＲＦパワーは高パワーがエッチング
レートを向上させる。圧力はエッチング均一性を考慮
し、最適化される。
テップと同様に、ゲート絶縁膜３のエッチング条件（Ｆ
系ガス）で一定時間ガス出しを行い、チャンバー内の雰
囲気を安定させる。チャンバー内の雰囲気が安定した
後、下記の条件でエッチングを開始する。 ・ガス組成：ＳＦ6／Ｃｌ2／Ｈｅ＝１２０／３０／３０
（ｓｃｃｍ） ・圧力：２５（Ｐａ） ・ＲＦパワー：１２００(Ｗ) ・安定待ち時間：約１０（ｓｅｃ） ・エッチング時間：１５（ｓｅｃ） このとき、ＥＰＤ（エンドポイントディテクター；波形
モニター）は使用しない。上記エッチング条件は、実験
を行ったときの条件であり、ＳｉＮｘ膜のエッチングレ
ート向上とレジストを後退させ、形状をテーパー化する
ことを目的とする。ＲＦパワーは高パワーがエッチング
レートを向上させる。圧力はエッチング均一性を考慮
し、最適化される。
【００１８】レジストパターン７とｎ+型ａ−Ｓｉオー
ミック層６及びａ−Ｓｉアイランド層５との選択比を向
上させるためには、ガス組成に関しては、Ｃｌ2のＳ
Ｆ6、Ｈｅに対する流量比を上げればよい。上記実験例
では、ＳＦ6：Ｃｌ2：Ｈｅ＝１：４：１であるが、種々
の実験から、ガス組成は、ＳＦ6：Ｃｌ2：Ｈｅ＝１：４
〜６：１、圧力は、２０〜３０Ｐａの条件を適用できる
ことが判明した。又、上記Ｃｌ2に代えてＨＣｌを用い
るても同様の効果が得られることも判明した。
ミック層６及びａ−Ｓｉアイランド層５との選択比を向
上させるためには、ガス組成に関しては、Ｃｌ2のＳ
Ｆ6、Ｈｅに対する流量比を上げればよい。上記実験例
では、ＳＦ6：Ｃｌ2：Ｈｅ＝１：４：１であるが、種々
の実験から、ガス組成は、ＳＦ6：Ｃｌ2：Ｈｅ＝１：４
〜６：１、圧力は、２０〜３０Ｐａの条件を適用できる
ことが判明した。又、上記Ｃｌ2に代えてＨＣｌを用い
るても同様の効果が得られることも判明した。
【００１９】エッチング完了後、ガス排気が行われる。
基板は、アンロードロック（予備室）へ運ばれ、アンロ
ードロック内が大気圧の状態になるまで、待機状態とな
る。基板は、アンロードロックから大気中へ運ばれ、ア
ンロードされる（以上で、ａ−Ｓｉアイランド層５、ｎ
+型ａ−Ｓｉオーミック層６及びゲート絶縁膜３（一
部）のエッチング完了となる。）。
基板は、アンロードロック（予備室）へ運ばれ、アンロ
ードロック内が大気圧の状態になるまで、待機状態とな
る。基板は、アンロードロックから大気中へ運ばれ、ア
ンロードされる（以上で、ａ−Ｓｉアイランド層５、ｎ
+型ａ−Ｓｉオーミック層６及びゲート絶縁膜３（一
部）のエッチング完了となる。）。
【００２０】上述した各エッチング条件は一例であり、
ゲート絶縁膜３、ａ−Ｓｉアイランド層５の膜質のばら
つき等を考慮した場合、第１、２ステップのエッチング
条件は以下のように幅を有したものとなる。
ゲート絶縁膜３、ａ−Ｓｉアイランド層５の膜質のばら
つき等を考慮した場合、第１、２ステップのエッチング
条件は以下のように幅を有したものとなる。
【００２１】第１ステップのエッチング条件；
・ガス組成：ＳＦ6／Ｃｌ2／Ｈｅ＝２８〜３２ｓｃｃｍ
／１１５〜１２５ｓｃｃｍ／２８〜３２ｓｃｃｍ ・圧力：２８〜３２Ｐａ ・ＲＦパワー：７９０〜８１０Ｗ ・安定待ち時間：約１０（ｓｅｃ） ・エッチング時間：６０〜６５（ｓｅｃ） 第２ステップのエッチング条件； ・ガス組成：ＳＦ6／Ｃｌ2／Ｈｅ＝１１５〜１２５ｓｃ
ｃｍ／２８〜３２ｓｃｃｍ／２８〜３２ｓｃｃｍ ・圧力：２３〜２７Ｐａ ・ＲＦパワー：１１８０〜１２２０Ｗ ・安定待ち時間：約１０（ｓｅｃ） ・エッチング時間：１３〜１７（ｓｅｃ） この後、信号線(ドレイン、ソース)９をパターニング
し、画素電極１１、保護絶縁膜１２を形成し、薄膜トラ
ンジスタの完了となる（図１（ｃ））。
／１１５〜１２５ｓｃｃｍ／２８〜３２ｓｃｃｍ ・圧力：２８〜３２Ｐａ ・ＲＦパワー：７９０〜８１０Ｗ ・安定待ち時間：約１０（ｓｅｃ） ・エッチング時間：６０〜６５（ｓｅｃ） 第２ステップのエッチング条件； ・ガス組成：ＳＦ6／Ｃｌ2／Ｈｅ＝１１５〜１２５ｓｃ
ｃｍ／２８〜３２ｓｃｃｍ／２８〜３２ｓｃｃｍ ・圧力：２３〜２７Ｐａ ・ＲＦパワー：１１８０〜１２２０Ｗ ・安定待ち時間：約１０（ｓｅｃ） ・エッチング時間：１３〜１７（ｓｅｃ） この後、信号線(ドレイン、ソース)９をパターニング
し、画素電極１１、保護絶縁膜１２を形成し、薄膜トラ
ンジスタの完了となる（図１（ｃ））。
【００２２】本発明の効果として、アイランドエッチン
グ後、そのまま連続して、ゲート絶縁膜３をオーバーエ
ッチすると、ゲート絶縁膜３中に混入した図２（ａ）の
ような異物４を、図２（ｂ）のように除去でき、ゲート
絶縁膜３中の異物４による配線パターン不良を低減で
き、点欠陥不良を低減できる。しかも、ｎ+型ａ−Ｓｉ
オーミック層６及びａ−Ｓｉアイランド層５のエッチン
グ時に、同一チャンバー内で連続してゲート絶縁膜のエ
ッチングができる。これにより、薄膜トランジスタの製
造における歩留まりを向上できる。
グ後、そのまま連続して、ゲート絶縁膜３をオーバーエ
ッチすると、ゲート絶縁膜３中に混入した図２（ａ）の
ような異物４を、図２（ｂ）のように除去でき、ゲート
絶縁膜３中の異物４による配線パターン不良を低減で
き、点欠陥不良を低減できる。しかも、ｎ+型ａ−Ｓｉ
オーミック層６及びａ−Ｓｉアイランド層５のエッチン
グ時に、同一チャンバー内で連続してゲート絶縁膜のエ
ッチングができる。これにより、薄膜トランジスタの製
造における歩留まりを向上できる。
【００２３】
【発明の効果】上述のように、ゲート絶縁膜の上に半導
体層を有する構造の薄膜トランジスタの製造において、
半導体層のアイランド形成時に、アイランド形成後、連
続して下地のゲート絶縁膜を一部エッチングすることに
より、ゲート絶縁膜中に含まれる異物を除去し、その後
の工程においてゲート絶縁膜上に形成される配線等のパ
ターン異常を低減することができる。
体層を有する構造の薄膜トランジスタの製造において、
半導体層のアイランド形成時に、アイランド形成後、連
続して下地のゲート絶縁膜を一部エッチングすることに
より、ゲート絶縁膜中に含まれる異物を除去し、その後
の工程においてゲート絶縁膜上に形成される配線等のパ
ターン異常を低減することができる。
【図１】本発明の実施形態の薄膜トランジスタの製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図２】本発明の実施形態の薄膜トランジスタの製造方
法により、ゲート絶縁膜中の異物が除去される様子を示
す断面図である。
法により、ゲート絶縁膜中の異物が除去される様子を示
す断面図である。
【図３】従来の薄膜トランジスタの製造方法により、ゲ
ート絶縁膜中に異物が取り込まれた場合のゲート絶縁膜
上の配線パターン不良の様子を示す断面図である。
ート絶縁膜中に異物が取り込まれた場合のゲート絶縁膜
上の配線パターン不良の様子を示す断面図である。
１ 基板
２ ゲート電極
３ ゲート絶縁膜
４ 異物
５ ａ−Ｓｉアイランド層
６ ｎ+型ａ−Ｓｉオーミック層
７ レジストパターン
８ アイランド
９ 信号線
１０ 異常パターン
１１ 画素電極
１２ 保護絶縁膜
１３ オーバーエッチング部分
１４ ゲート遮光金属
２２ ゲート配線
フロントページの続き
(56)参考文献 特開 平10−239712（ＪＰ，Ａ)
特開 昭62−30375（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
H01L 21/336
H01L 21/3065
Claims (9)
- 【請求項１】 基板上にゲート電極及びゲート配線を形
成し、前記ゲート電極及びゲート配線を含む前記基板上
にゲート絶縁膜を兼ねる絶縁膜を堆積し、前記絶縁膜上
に半導体膜を堆積し、前記半導体膜上にマスクパターン
を形成し、前記マスクパターンをマスクとして前記半導
体膜を選択的にエッチング除去して半導体層を形成し、
前記半導体層の上に前記半導体層と接続するソース・ド
レイン電極を形成する薄膜トランジスタの製造方法であ
って、前記半導体層を形成する工程と前記ソース・ドレ
イン電極を形成する工程の間にあって、前記半導体層を
形成した後に、前記半導体層以外の露出した前記絶縁膜
の上層部分を除去して前記絶縁膜に含まれる異物を除去
する工程を有することを特徴とする薄膜トランジスタの
製造方法。 - 【請求項２】 基板上にゲート電極及びゲート配線を形
成し、前記ゲート電極及びゲート配線を含む前記基板上
にゲート絶縁膜を兼ねる絶縁膜を堆積し、前記絶縁膜上
に半導体膜を堆積し、前記半導体膜上にマスクパターン
を形成し、前記マスクパターンをマスクとして前記半導
体膜を選択的にエッチング除去して半導体層を形成し、
前記半導体層の上に前記半導体層と接続するソース・ド
レイン電極を形成する薄膜トランジスタの製造方法であ
って、前記半導体層を形成する工程において、エンドポ
イントディテクターを用いて前記半導体膜のエッチング
が完了したことをチェックし、引き続いて前記絶縁膜の
一部をオーバーエッチングする工程を有することを特徴
とする薄膜トランジスタの製造方法。 - 【請求項３】 基板上にゲート電極及びゲート配線を形
成し、前記ゲート電極及びゲート配線を含む前記基板上
にゲート絶縁膜を兼ねる絶縁膜を堆積し、前記絶縁膜上
に半導体膜を堆積し、前記半導体膜上にマスクパターン
を形成し、前記マスクパターンをマスクとして前記半導
体膜を選択的にエッチング除去して半導体層を形成し、
前記半導体層の上に前記半導体層と接続するソース・ド
レイン電極を形成する薄膜トランジスタの製造方法であ
って、前記半導体層を形成する工程と前記ソース・ドレ
イン電極を形成する工程の間にあって、前記半導体層を
形成した後に、前記半導体層以外の露出した前記絶縁膜
の上層部分を除去する工程を有し、前記絶縁膜の上層部
分を除去する工程におけるエッチングのエッチングガス
条件が、前記半導体層を形成する工程におけるエッチン
グのエッチングガス条件と異なることを特徴とする薄膜
トランジスタの製造方法。 - 【請求項４】 前記半導体層を形成する工程において用
いるエッチングのエッチングガスは、フッ素系のエッチ
ングガスである請求項１、２又は３記載の薄膜トランジ
スタの製造方法。 - 【請求項５】 基板上にゲート電極及びゲート配線を形
成し、前記ゲート電極及びゲート配線を含む前記基板上
にゲート絶縁膜を兼ねる絶縁膜を堆積し、前記絶縁膜上
に半導体膜を堆積し、前記半導体膜上にマスクパターン
を形成し、前記マスクパターンをマスクとして前記半導
体膜を選択的にエッチング除去して半導体層を形成し、
前記半導体層の上に前記半導体層と接続するソース・ド
レイン電極を形成する薄膜トランジスタの製造方法であ
って、前記半導体層を形成する工程と前記ソース・ドレ
イン電極を形成する工程の間にあって、前記半導体層を
形成した後に、前記半導体層以外の露出した前記絶縁膜
の上層部分を除去する工程を有し、前記半導体層を形成
する工程において用いるエッチングのエッチングガス
は、フッ素系のエッチングガスであり、前記半導体層を
形成する工程において用いるエッチングのエッチングガ
ス条件が、ガスがＳＦ ６、Ｈｅ及びＣｌ２、又は、Ｓ
Ｆ ６、Ｈｅ及びＨＣｌからなり、ガス流量比が、それ
ぞれＨｅ＝ＳＦ ６、Ｈｅ：Ｃｌ ２＝１：４〜６、又
は、Ｈｅ＝ＳＦ ６、Ｈｅ：ＨＣｌ＝１：４〜６である
ことを特徴とする薄膜トランジスタの製造方法。 - 【請求項６】 前記絶縁膜の上層部分を除去する工程に
おいて用いるエッチングのエッチングガス条件が、ガス
がＳＦ ６、Ｈｅ及びＣｌ ２又は、ＳＦ６：Ｈｅ及び
ＨＣｌからなり、ガス流量比が、それぞれＨｅ＝Ｃｌ
２、Ｈｅ：ＳＦ ６＝１：４〜６、又は、Ｈｅ＝ＨＣ
ｌ、Ｈｅ：ＳＦ ６＝１：４〜６である請求項５記載の
薄膜トランジスタの薄膜トランジスタの製造方法。 - 【請求項７】 前記絶縁膜の上層部分を除去する工程に
おけるエッチングのエッチングガス条件が、前記半導体
層を形成する工程におけるエッチングのエッチングガス
条件と同じである請求項１又は２記載の薄膜トランジス
タの製造方法。 - 【請求項８】 前記マスクは、厚さ１．０〜３．０μｍ
のレジスト膜である請求項１、２、３、４、５、６又は
７記載の薄膜トランジスタの製造方法。 - 【請求項９】 前記半導体層を形成する工程と前記絶縁
膜の上層部分を除去する工程とが、同一チャンバー内に
て連続して行われる請求項１、２、３、４、５、６、７
又は８記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000017666A JP3415537B2 (ja) | 2000-01-26 | 2000-01-26 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000017666A JP3415537B2 (ja) | 2000-01-26 | 2000-01-26 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001210826A JP2001210826A (ja) | 2001-08-03 |
| JP3415537B2 true JP3415537B2 (ja) | 2003-06-09 |
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ID=18544628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000017666A Expired - Lifetime JP3415537B2 (ja) | 2000-01-26 | 2000-01-26 | 薄膜トランジスタの製造方法 |
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| Country | Link |
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| JP (1) | JP3415537B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110093113A (ko) * | 2010-02-11 | 2011-08-18 | 삼성전자주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
| WO2016084688A1 (ja) * | 2014-11-28 | 2016-06-02 | シャープ株式会社 | 半導体装置およびその製造方法 |
-
2000
- 2000-01-26 JP JP2000017666A patent/JP3415537B2/ja not_active Expired - Lifetime
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