JPH06196451A - Dry etching method for amorphous silicon, and manufacture of thin film transistor using thereof - Google Patents
Dry etching method for amorphous silicon, and manufacture of thin film transistor using thereofInfo
- Publication number
- JPH06196451A JPH06196451A JP4343798A JP34379892A JPH06196451A JP H06196451 A JPH06196451 A JP H06196451A JP 4343798 A JP4343798 A JP 4343798A JP 34379892 A JP34379892 A JP 34379892A JP H06196451 A JPH06196451 A JP H06196451A
- Authority
- JP
- Japan
- Prior art keywords
- film
- amorphous silicon
- dry etching
- etching
- gas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、液晶表示装置等のスイ
ッチング素子に搭載される薄膜トランジスタ（Thin-Fil
m Transistor，以下ＴＦＴと記す）の半導体活性層に用
いる非晶質シリコン（Amorphous Silicon，以下ａ−Ｓ
ｉと記す）のドライエッチング方法に関する。The present invention relates to a thin film transistor (T hin- F il to be mounted on the switching element such as a liquid crystal display device
m T ransistor, hereinafter referred to as TFT) semiconductor active layer using amorphous silicon (A morphous Si licon, following a-S
i)).
【０００２】[0002]
【従来の技術】ａ−Ｓｉは比較的低温で成膜できること
から、安価なガラス基板上への膜形成が可能であり、液
晶表示装置等に用いられるＴＦＴ等の半導体装置の半導
体層として用いられている。2. Description of the Related Art Since a-Si can be formed at a relatively low temperature, it can be formed on an inexpensive glass substrate and is used as a semiconductor layer of a semiconductor device such as a TFT used in a liquid crystal display device or the like. ing.
【０００３】以下、ａ−Ｓｉを用いたＴＦＴ（以下、ａ
−Ｓｉ・ＴＦＴと記す）の一般的な構造を述べる。Hereinafter, a TFT using a-Si (hereinafter referred to as a
-Si.TFT) will be described below.
【０００４】図２に一般的なａ−Ｓｉ・ＴＦＴの断面図
を示す。１はガラス基板等の絶縁性基板、２はゲート電
極（例えばＣｒ膜）、３はゲート絶縁層（例えば窒化シ
リコン膜、Silicon Nitride，以下ＳｉＮ膜と記す）、
４は半導体層（ａ−Ｓｉ膜）、５は半導体層と上部金属
電極（Ａl）とのオーミックコンタクトを得るためのリ
ンをドーピングしたｎ形ａ−Ｓｉ膜、６はソース電極
（例えばＡl膜）、７はドレイン電極（例えばＡl膜）、
８は表示画素電極（例えばインジウムと錫の酸化膜、In
dium Tin Oxide，以下ＩＴＯ膜と記す）をそれぞれ示
す。FIG. 2 is a sectional view of a general a-Si TFT. 1 denotes an insulating substrate such as a glass substrate, 2 denotes a gate electrode (for example, Cr film), 3 (referred for example, a silicon nitride film, Si licon N itride, less SiN film) is a gate insulating layer,
4 is a semiconductor layer (a-Si film), 5 is a phosphorus-doped n-type a-Si film for obtaining ohmic contact between the semiconductor layer and the upper metal electrode (Al), and 6 is a source electrode (for example, Al film). , 7 are drain electrodes (for example, Al film),
8 display pixel electrodes (e.g., indium and tin oxide film, I n
shown dium T in O xide, the following referred to as ITO film), respectively.
【０００５】図２で示したゲート絶縁層ＳｉＮ膜３、半
導体層ａ−Ｓｉ膜４、オーミックコンタクト層ｎ形ａ−
Ｓｉ膜５は、プラズマＣＶＤ（Chemical Vapor Deposit
ion）法により連続成膜し、通常のホトリソグラフィ工
程とドライエッチング工程により、ＳｉＮ膜３上のａ−
Ｓｉ膜４とｎ形ａ−Ｓｉ膜５をアイランド状に素子分離
する。このときのドライエッチング工程には、特開平１
−３２６２７号に示されているようにエッチングガスと
してＳＦ6とＣＣl4の混合ガスを用いる方法が知られて
いる。The gate insulating layer SiN film 3, semiconductor layer a-Si film 4, ohmic contact layer n-type a- shown in FIG.
Si film 5, a plasma CVD (C hemical V apor D eposit
ion) method for continuous film formation, and a- on the SiN film 3 is formed by an ordinary photolithography process and dry etching process.
The Si film 4 and the n-type a-Si film 5 are separated into islands. The dry etching process at this time is described in JP-A-1
There is known a method of using a mixed gas of SF 6 and CCl 4 as an etching gas as shown in No. 32627.
【０００６】[0006]
【発明が解決しようとする課題】上記従来技術であるＳ
Ｆ6とＣＣl4の混合ガスを用いたドライエッチングで
は、半導体層ａ−Ｓｉ膜４（ｎ形ａ−Ｓｉ膜５を含む）
をアイランド状に形成したとき、その加工断面であるａ
−Ｓｉ膜のテーパ角は７５〜８５度と急峻になり、その
後アイランド状に形成された半導体層ａ−Ｓｉ膜４の段
差を乗り越えるソース・ドレイン電極６,７と、ＴＦＴ
を平面上に多数個配列し大画面の表示装置に用いるＴＦ
Ｔマトリクス基板を作製するとき各ドレイン電極７を接
続するドレインバスライン(ここでは図示していない)の
ａ−Ｓｉ膜４段差へのカバレッジが十分ではなくなり、
断線および高抵抗化の原因となり、ＴＦＴマトリクス基
板の歩留りが低下するという問題があった。The above-mentioned prior art S
In the dry etching using the mixed gas of F 6 and CCl 4 , the semiconductor layer a-Si film 4 (including the n-type a-Si film 5)
Is a processed cross section when a is formed in an island shape.
The taper angle of the -Si film becomes as steep as 75 to 85 degrees, and thereafter, the source / drain electrodes 6 and 7 that overcome the step of the semiconductor layer a-Si film 4 formed in an island shape and the TFT
TF arrayed on a plane and used for a large screen display device
When the T matrix substrate is manufactured, the coverage of the drain bus line (not shown here) connecting the drain electrodes 7 to the step of the a-Si film 4 becomes insufficient,
There has been a problem that the yield of the TFT matrix substrate decreases due to disconnection and increase in resistance.
【０００７】本発明の目的は、スパッタリング等で成膜
する配線材料の非晶質シリコンアイランドへのカバレッ
ジを良好とするために、ドライエッチング加工される非
晶質シリコン膜のエッチング断面形状を緩やかとし、Ｔ
ＦＴのソース・ドレイン電極，ドレインバスラインの断
線および高抵抗化による不良を発生させない非晶質シリ
コンのドライエッチング方法を提供することにある。An object of the present invention is to make the etching cross-sectional shape of the amorphous silicon film to be dry-etched gentle in order to improve the coverage of the wiring material formed by sputtering or the like on the amorphous silicon island. , T
It is an object of the present invention to provide a dry etching method for amorphous silicon which does not cause defects due to disconnection of the source / drain electrodes and drain bus lines of FT and increase in resistance.
【０００８】[0008]
【課題を解決するための手段】本発明は、上記目的を達
成するために、ＴＦＴのａ−Ｓｉ膜４（ｎ形ａ−Ｓｉ膜
５を含む）をアイランド状に形成するドライエッチング
工程に、Ｆ,Ｃl原子を含む単一もしくは複数のハロゲン
ガスとＯ2を混合したガス、特にＯ2添加量を２〜２０容
量％の範囲としたガスを用いてドライエッチングしたも
のである。In order to achieve the above object, the present invention provides a dry etching step of forming an a-Si film 4 (including an n-type a-Si film 5) of a TFT in an island shape. F, is obtained by dry-etched using single or multiple halogen gas and O 2 mixed gas, in particular to the O 2 amount in the range of 2 to 20 volume% gas containing Cl atom.
【０００９】[0009]
【作用】一般的にａ−Ｓｉ膜４をプラズマを用いたドラ
イエッチング法でエッチングする場合、エッチングガス
としてＦ,Ｃlを含むハロゲン系のガスを用いる。この場
合Ｆラジカルはエッチング形態が等方性になる性質を有
する反応種(Ｓｉ＋４Ｆ→ＳｉＦ4↑)として、Ｃlは陽
イオンとなり異方性を生じやすい性質を有する反応種
(Ｓｉ＋４Ｃl→ＳｉＣl4↑)として働く。In general, when the a-Si film 4 is etched by a dry etching method using plasma, a halogen-based gas containing F and Cl is used as an etching gas. In this case, the F radical is a reactive species (Si + 4F → SiF 4 ↑) having a property that the etching form is isotropic, and Cl is a cation and a reactive species having a property of easily causing anisotropy.
It works as (Si + 4Cl → SiCl 4 ↑).
【００１０】上記ハロゲン系のガスにＯ2を添加する
と、等方性の反応種であるＦラジカルが増加する。ま
た、ａ−Ｓｉ膜４を所望の形状および寸法にパターニン
グするためにマスクとして使用するレジストをアッシン
グする。When O 2 is added to the halogen-based gas, F radicals, which are isotropic reactive species, increase. Further, the resist used as a mask for patterning the a-Si film 4 into a desired shape and size is ashed.
【００１１】図３にＯ2添加によってアッシングされる
レジスト２０の後退とａ−Ｓｉ膜４のエッチングの様子
を示す。ａ−Ｓｉ膜４のエッチングとレジスト２０の後
退が同時に行われ、ａ−Ｓｉ膜４のテーパ角を３０〜６
０度程度の緩やかな傾斜状に加工することができる。FIG. 3 shows the state of receding of the resist 20 which is ashed by adding O 2 and the etching of the a-Si film 4. The etching of the a-Si film 4 and the receding of the resist 20 are simultaneously performed, and the taper angle of the a-Si film 4 is set to 30 to 6.
It can be processed into a gentle slope of about 0 degree.
【００１２】ここで、Ｏ2の添加量が重要である。図４
に単一もしくは複数のハロゲンガスへのＯ2の添加量と
ａ−Ｓｉ膜のテーパ角の関係を示す。図４でθ1はａ−
Ｓｉと下地膜ＳｉＮと接する部分のテーパ角、θ2はａ
−Ｓｉ最上層とａ−Ｓｉとレジストの接する部分の接線
のテーパ角を示す。この結果Ｏ2の添加量は上記ハロゲ
ンガスに対し２〜２０容量％の範囲が望ましい。Here, the amount of O 2 added is important. Figure 4
Shows the relationship between the amount of O 2 added to a single halogen gas or a plurality of halogen gases and the taper angle of the a-Si film. In FIG. 4, θ 1 is a−
The taper angle of the portion in contact with Si and the base film SiN, θ 2 is a
The taper angle of the tangent line of the contact portion between the -Si uppermost layer, a-Si, and the resist is shown. As a result, the amount of O 2 added is preferably in the range of 2 to 20% by volume with respect to the halogen gas.
【００１３】Ｏ2の添加量が２容量％未満であると等方
性の反応種であるＦラジカルの増加効果とレジスト後退
の効果が小さくａ−Ｓｉ膜４のテーパ角は６０度より大
きくなり、緩やかな傾斜に加工することはできない。If the amount of O 2 added is less than 2% by volume, the effect of increasing F radicals, which are isotropic reaction species, and the effect of resist receding are small, and the taper angle of the a-Si film 4 becomes larger than 60 degrees. However, it cannot be processed into a gentle slope.
【００１４】また、Ｏ2の添加量が２０容量％を超える
と図５に示すようなアンダーカットが生じてしまい、ａ
−Ｓｉ膜４を乗り越えるＴＦＴのソース・ドレイン電
極，ドレインバスラインの断線および高抵抗化による不
良が発生する。If the amount of O 2 added exceeds 20% by volume, an undercut as shown in FIG.
-A defect occurs due to disconnection of the source / drain electrodes of the TFT and drain bus line that cross over the Si film 4 and an increase in resistance.
【００１５】[0015]
【実施例】以下、本発明の一実施例を図１から図２によ
り説明する。図１は本発明であるＦ,Ｃl原子を含む単一
もしくは複数のハロゲンガスとＯ2の混合ガスでのエッ
チングを行う平行平板型反応性イオンエッチング装置の
主要部を模式的に示した断面図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to FIGS. FIG. 1 is a sectional view schematically showing a main part of a parallel plate type reactive ion etching apparatus for etching with a mixed gas of a single or plural halogen gas containing F and Cl atoms and O 2 according to the present invention. Is.
【００１６】図１において、１０はエッチング室、１１
はアノード電極、１２は基板ステージとなるカソード電
極、１３はエッチングガスの導入管、１４はガス排気
口、１５は高周波電源（１３.５６ＭＨｚ）を示す。エ
ッチングガスはエッチング室１０外部に設置したガス供
給系より流量調節器を通じてエッチング室に導入され
る。また、カソード電極１２は試料の温度上昇を防止す
るために水冷する構造になっている。In FIG. 1, 10 is an etching chamber and 11 is an etching chamber.
Is an anode electrode, 12 is a cathode electrode serving as a substrate stage, 13 is an etching gas introduction pipe, 14 is a gas exhaust port, and 15 is a high frequency power supply (13.56 MHz). The etching gas is introduced into the etching chamber from a gas supply system installed outside the etching chamber 10 through a flow rate controller. Further, the cathode electrode 12 has a structure that is water-cooled to prevent the temperature of the sample from rising.
【００１７】本実施例で用いた混合ガスは、ＳＦ6：２
５sccm，ＣＣlＦ3：２５sccm，Ｏ2：５sccmで、ガス圧
力は３０Ｐａ、電力密度は０.５Ｗ／cm2である。エッチ
ングはカソード電極１２の上に基板１６（ＴＦＴマトリ
クス基板）を設置し、混合ガスの高周波プラズマ中で実
施した。図６に上記の条件でエッチングした場合のａ−
Ｓｉ膜の加工断面を示す。このときのａ−Ｓｉ膜のテー
パ角は４０度であった。The mixed gas used in this embodiment is SF 6 : 2.
5 sccm, CClF 3 : 25 sccm, O 2 : 5 sccm, gas pressure: 30 Pa, power density: 0.5 W / cm 2 . The substrate 16 (TFT matrix substrate) was placed on the cathode electrode 12 and the etching was carried out in a high frequency plasma of a mixed gas. In FIG. 6, a- in the case of etching under the above conditions
The processed cross section of a Si film is shown. The taper angle of the a-Si film at this time was 40 degrees.
【００１８】本発明のドライエッチング方法を用いて、
図２に示す構造のａ−Ｓｉ・ＴＦＴを平面上に多数個配
列し大画面の表示装置に用いるａ−Ｓｉ・ＴＦＴマトリ
クス基板を、以下の手順で作製した。Using the dry etching method of the present invention,
An a-Si.TFT matrix substrate having a large number of a-Si.TFTs having the structure shown in FIG. 2 arranged on a plane and used for a large-screen display device was manufactured by the following procedure.
【００１９】（１）ガラス基板１上に、スパッタリング
法によりＣｒ膜を成膜し、通常のホトリソグラフィ工程
と硝酸第２セリウムアンモニウムの水溶液によるエッチ
ングによりゲート電極２を形成する。(1) A Cr film is formed on a glass substrate 1 by a sputtering method, and a gate electrode 2 is formed by an ordinary photolithography process and etching with an aqueous solution of ceric ammonium nitrate.
【００２０】（２）プラズマＣＶＤ法によりゲート絶縁
層ＳｉＮ膜３，半導体層ａ−Ｓｉ膜４，オーミックコン
タクト層ｎ形ａ−Ｓｉ膜５を連続成膜し、通常のホトリ
ソグラフィ工程と本発明であるドライエッチング方法に
より、ａ−Ｓｉ膜４（ｎ形ａ−Ｓｉ膜５を含む）をアイ
ランド状に素子分離する。(2) The gate insulating layer SiN film 3, the semiconductor layer a-Si film 4, and the ohmic contact layer n-type a-Si film 5 are continuously formed by the plasma CVD method. The a-Si film 4 (including the n-type a-Si film 5) is separated into islands by a dry etching method.
【００２１】（３）外部のドライバと接続するためのゲ
ート配線端子部（ここでは図示していない）上のＳｉＮ
膜３を通常のホトリソグラフィ工程とＳＦ6を用いたド
ライエッチングにより除去する。(3) SiN on the gate wiring terminal portion (not shown here) for connecting to an external driver
The film 3 is removed by a normal photolithography process and dry etching using SF 6 .
【００２２】（４）スパッタリング法によりＩＴＯ膜を
成膜し、通常のホトリソグラフィ工程と塩酸・硝酸・水
の混合液によるエッチングにより表示画素電極８を形成
する。(4) An ITO film is formed by a sputtering method, and a display pixel electrode 8 is formed by a normal photolithography process and etching with a mixed solution of hydrochloric acid, nitric acid and water.
【００２３】（５）スパッタリング法によりＡl膜を成
膜し、通常のホトリソグラフィ工程とリン酸・酢酸・硝
酸・水の混合液によるエッチングによりソース電極６，
ドレイン電極７を形成する。(5) An Al film is formed by a sputtering method, and the source electrode 6 is formed by a normal photolithography process and etching with a mixed solution of phosphoric acid / acetic acid / nitric acid / water.
The drain electrode 7 is formed.
【００２４】（６）ソース電極６，ドレイン電極７をマ
スクにＴＦＴチャネル上のｎ形ａ−Ｓｉ膜をＣＣlＦ3を
用いたドライエッチングにより除去する。[0024] (6) a source electrode 6, an n-type a-Si film on the TFT channel and the drain electrode 7 as a mask is removed by dry etching using CClF 3.
【００２５】このようにして、ａ−Ｓｉ・ＴＦＴマトリ
クス基板を作製することにより、本実施例では（２）の
ａ−Ｓｉ素子分離工程でａ−Ｓｉ膜４を緩やかなテーパ
状に加工することができた（図７にａ−Ｓｉ膜４０とし
て図示）。By manufacturing the a-Si / TFT matrix substrate in this manner, in the present embodiment, the a-Si film 4 is processed into a gentle taper shape in the a-Si element isolation step (2). (FIG. 7 shows an a-Si film 40).
【００２６】よって、ａ−Ｓｉ膜４を乗り越えるソース
・ドレイン電極，ドレインバスラインの断線および高抵
抗化による不良を減らすことができ、ａ−Ｓｉ・ＴＦＴ
マトリクス基板の歩留りを向上させることができた。Therefore, it is possible to reduce the defects due to the disconnection of the source / drain electrodes and the drain bus line which cross the a-Si film 4 and the increase in the resistance.
It was possible to improve the yield of the matrix substrate.
【００２７】[0027]
【発明の効果】本発明によれば、ａ−Ｓｉ・ＴＦＴマト
リクス基板作製時のａ−Ｓｉ膜のドライエッチングにお
いて、ａ−Ｓｉ膜を３０〜６０度の範囲のテーパ角で加
工でき、従来ａ−Ｓｉ膜の加工断面が急峻であったため
に発生していたａ−Ｓｉ膜を乗り越えるＴＦＴのソース
・ドレイン電極，ドレインバスラインの断線および高抵
抗化による不良を減らすことができ、ａ−Ｓｉ・ＴＦＴ
マトリクス基板の歩留りを向上させる効果がある。According to the present invention, in dry etching of an a-Si film when manufacturing an a-Si / TFT matrix substrate, the a-Si film can be processed with a taper angle in the range of 30 to 60 degrees. The defects due to the disconnection of the source / drain electrodes and the drain bus line of the TFT and the increase in the resistance, which are generated because the processed cross section of the -Si film is steep, can be reduced. TFT
This has the effect of improving the yield of the matrix substrate.
【図１】本発明のドライエッチング方法に用いる装置の
模式説明図である。FIG. 1 is a schematic explanatory view of an apparatus used in a dry etching method of the present invention.
【図２】ａ−Ｓｉ・ＴＦＴの断面図である。FIG. 2 is a sectional view of an a-Si TFT.
【図３】レジストをマスクとしてａ−Ｓｉ膜をエッチン
グした場合の、レジスト後退の効果を示す図である。FIG. 3 is a diagram showing an effect of resist receding when an a-Si film is etched using a resist as a mask.
【図４】ハロゲンガスへのＯ2の添加量とａ−Ｓｉ膜の
テーパ角の関係図である。FIG. 4 is a diagram showing the relationship between the amount of O 2 added to a halogen gas and the taper angle of an a-Si film.
【図５】Ｏ2添加量が２０容量％を超えた場合のアンダ
ーカットが生じたａ−Ｓｉの加工断面図である。FIG. 5 is a processed cross-sectional view of a-Si in which an undercut occurs when the amount of added O 2 exceeds 20% by volume.
【図６】本発明のドライエッチング方法を用いて加工し
たａ−Ｓｉの断面図である。FIG. 6 is a cross-sectional view of a-Si processed by using the dry etching method of the present invention.
【図７】本発明のドライエッチング方法を用いて作製し
たａ−Ｓｉ・ＴＦＴの断面図である。FIG. 7 is a cross-sectional view of an a-Si TFT manufactured by using the dry etching method of the present invention.
３…ゲート絶縁層ＳｉＮ膜、４…半導体層ａ−Ｓｉ膜、
５…オーミックコンタクト層ｎ形ａ−Ｓｉ膜、６…ソー
ス電極、７…ドレイン電極、１０…エッチング室、１１
…アノード電極、１２…カソード電極、１６…基板（ａ
−Ｓｉ・ＴＦＴマトリクス基板）、２０…レジスト、４
０…テーパ状に加工された半導体層ａ−Ｓｉ膜。3 ... Gate insulating layer SiN film, 4 ... Semiconductor layer a-Si film,
5 ... Ohmic contact layer n-type a-Si film, 6 ... Source electrode, 7 ... Drain electrode, 10 ... Etching chamber, 11
... Anode electrode, 12 ... Cathode electrode, 16 ... Substrate (a
-Si / TFT matrix substrate), 20 ... Resist, 4
0 ... Semiconductor layer a-Si film processed into a tapered shape.
Claims (3)
一もしくは複数のハロゲンガスとＯ2を混合したガスの
プラズマ中でドライエッチングすることを特徴とする非
晶質シリコンのドライエッチング方法。1. Drying of an amorphous silicon film, characterized by dry-etching the amorphous silicon film in plasma of a gas in which a single or plural halogen gas containing F, Cl atoms and O 2 are mixed. Etching method.
もしくは複数のハロゲンガスに対しＯ2を前記ハロゲン
ガスの２〜２０容量％の範囲で添加して前記非晶質シリ
コン膜のエッチング断面を３０〜６０度の範囲のテーパ
角をなす傾斜状に加工することを特徴とする非晶質シリ
コンのドライエッチング方法。2. The amorphous silicon film according to claim 1, wherein O 2 is added to the single or plural halogen gas containing F and Cl atoms in the range of 2 to 20% by volume of the halogen gas. A dry etching method for amorphous silicon, characterized in that an etched cross section is processed into an inclined shape having a taper angle in the range of 30 to 60 degrees.
縁層，半導体層，ソース・ドレイン電極と順次積層する
構造の薄膜トランジスタにおいて、ゲート絶縁層窒化シ
リコン膜上の半導体層非晶質シリコン膜のエッチング
に、請求項１又は請求項２のドライエッチング方法を用
いたことを特徴とする薄膜トランジスタの製造方法。3. A thin film transistor having a structure in which a gate electrode, a gate insulating layer, a semiconductor layer, and a source / drain electrode are sequentially laminated on an insulating substrate, wherein a semiconductor layer amorphous silicon film on a gate insulating layer silicon nitride film. 3. The method of manufacturing a thin film transistor, wherein the dry etching method according to claim 1 or 2 is used for the etching of.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4343798A JPH06196451A (en) | 1992-12-24 | 1992-12-24 | Dry etching method for amorphous silicon, and manufacture of thin film transistor using thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4343798A JPH06196451A (en) | 1992-12-24 | 1992-12-24 | Dry etching method for amorphous silicon, and manufacture of thin film transistor using thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06196451A true JPH06196451A (en) | 1994-07-15 |
Family
ID=18364324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4343798A Pending JPH06196451A (en) | 1992-12-24 | 1992-12-24 | Dry etching method for amorphous silicon, and manufacture of thin film transistor using thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06196451A (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5728608A (en) * | 1995-10-11 | 1998-03-17 | Applied Komatsu Technology, Inc. | Tapered dielectric etch in semiconductor devices |
| US5871659A (en) * | 1995-06-19 | 1999-02-16 | Nippondenso Co., Ltd. | Dry etching process for semiconductor |
| JP2007115779A (en) * | 2005-10-18 | 2007-05-10 | Mitsubishi Electric Corp | Patterning method of film and thin-film transistor manufacturing method, thin-film transistor substrate, and manufacturing method therefor |
| JP2011187988A (en) * | 2003-06-13 | 2011-09-22 | Sumitomo Precision Prod Co Ltd | Method and apparatus for etching silicon and etched silicon body |
| JP2012114399A (en) * | 2010-11-05 | 2012-06-14 | Mitsubishi Electric Corp | Semiconductor device and display device |
| JP2015056549A (en) * | 2013-09-12 | 2015-03-23 | 三菱電機株式会社 | Thin film transistor and manufacturing method of the same |
| JP2017112384A (en) * | 2008-10-24 | 2017-06-22 | 株式会社半導体エネルギー研究所 | Semiconductor device manufacturing method |
-
1992
- 1992-12-24 JP JP4343798A patent/JPH06196451A/en active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5871659A (en) * | 1995-06-19 | 1999-02-16 | Nippondenso Co., Ltd. | Dry etching process for semiconductor |
| US5728608A (en) * | 1995-10-11 | 1998-03-17 | Applied Komatsu Technology, Inc. | Tapered dielectric etch in semiconductor devices |
| US5895937A (en) * | 1995-10-11 | 1999-04-20 | Applied Komatsu Technology, Inc. | Tapered dielectric etch in semiconductor devices |
| JP2011187988A (en) * | 2003-06-13 | 2011-09-22 | Sumitomo Precision Prod Co Ltd | Method and apparatus for etching silicon and etched silicon body |
| JP2007115779A (en) * | 2005-10-18 | 2007-05-10 | Mitsubishi Electric Corp | Patterning method of film and thin-film transistor manufacturing method, thin-film transistor substrate, and manufacturing method therefor |
| JP2017112384A (en) * | 2008-10-24 | 2017-06-22 | 株式会社半導体エネルギー研究所 | Semiconductor device manufacturing method |
| JP2012114399A (en) * | 2010-11-05 | 2012-06-14 | Mitsubishi Electric Corp | Semiconductor device and display device |
| JP2015056549A (en) * | 2013-09-12 | 2015-03-23 | 三菱電機株式会社 | Thin film transistor and manufacturing method of the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6235559B1 (en) | Thin film transistor with carbonaceous gate dielectric | |
| US6623653B2 (en) | System and method for etching adjoining layers of silicon and indium tin oxide | |
| JP3064241B2 (en) | Etching of tapered dielectric layers in semiconductor devices | |
| JPH08321623A (en) | Method of manufacturing thin film transistor | |
| JPH08228011A (en) | Semiconductor device and manufacture thereof | |
| JPH08153699A (en) | Manufacture of thin-film semiconductor device | |
| JPH06196451A (en) | Dry etching method for amorphous silicon, and manufacture of thin film transistor using thereof | |
| JPH05283427A (en) | Manufacture of thin film transistor and active matrix type liquid crystal display device using the same | |
| JPH0764112A (en) | Liquid crystal display device and its production | |
| JP3296551B2 (en) | Method for improving step coverage in depositing a thin film in a concave tank and application to semiconductor device manufacturing | |
| JPH07106583A (en) | Manufacture of thin film transistor | |
| JP2678903B2 (en) | Method for manufacturing semiconductor device | |
| KR100590918B1 (en) | Method of manufacturing LCD | |
| JPS59167021A (en) | Manufacture of semiconductor device | |
| JPS6315472A (en) | Manufacture of thin film transistor | |
| JPH05160079A (en) | Dry etching method of amorphous silicon | |
| JP2004103680A (en) | Method of forming contact hole and liquid crystal display device | |
| JP3415537B2 (en) | Method for manufacturing thin film transistor | |
| JPH07263417A (en) | Method of dry-etching amorphous silicon film and manufacturing method of thin film transistor | |
| JPH07218929A (en) | Array structure of thin-film transistor | |
| KR100217140B1 (en) | Manufacturing method of tft | |
| JPH06267983A (en) | Thin film transistor and manufacture thereof | |
| JPH04311032A (en) | Dry-etching method of amorphous silicon | |
| JPH05198814A (en) | Semiconductor device and manufacturing method thereof | |
| JP2513664B2 (en) | Method for manufacturing thin film transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040602 |
|
| A977 | Report on retrieval |
Effective date: 20050526 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20050621 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Effective date: 20051018 Free format text: JAPANESE INTERMEDIATE CODE: A02 |