JPH06224708A - パルス幅変調回路 - Google Patents
パルス幅変調回路Info
- Publication number
- JPH06224708A JPH06224708A JP50A JP2969993A JPH06224708A JP H06224708 A JPH06224708 A JP H06224708A JP 50 A JP50 A JP 50A JP 2969993 A JP2969993 A JP 2969993A JP H06224708 A JPH06224708 A JP H06224708A
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- Japan
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- delay
- circuit
- input
- gate
- signal
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Abstract
(57)【要約】
【目的】 高速動作させることのできるパルス幅変調回
路を得る。 【構成】 遅延回路１０１と選択手段１０２〜１０５と
フリップフロップ７とにより、並列データＤに相応する
パルス幅を生成する構成である。 【効果】 高速動作が可能で、耐ノイズ性にも優れる。
路を得る。 【構成】 遅延回路１０１と選択手段１０２〜１０５と
フリップフロップ７とにより、並列データＤに相応する
パルス幅を生成する構成である。 【効果】 高速動作が可能で、耐ノイズ性にも優れる。
Description
【０００１】
【産業上の利用分野】この発明は、並列データをそのデ
ータに応じたパルス幅を有するパルス信号に変換するパ
ルス幅変調回路に関するものである。
ータに応じたパルス幅を有するパルス信号に変換するパ
ルス幅変調回路に関するものである。
【０００２】
【従来の技術】図４は例えば三菱電機株式会社製技術資
料 ニュープロダクト技術資料 ＨＮ０２−００１（２
０００−６２．１）ＲＯＤ 昭和６２年１月発行に示さ
れた従来のパルス幅変調回路を示す構成図であり、図に
おいて、１はコンパレータ、２は三角波電圧ＥR を発生
してコンパレータ１に加える三角波発生回路、２１は定
電流源、２２は三角波発生用のコンデンサ、２３はコン
デンサ２２の放電用のトランジスタ、２４は入力抵抗、
３は並列データＤをアナログ電圧ＥV に変換してコンパ
レータ１に加えるＤ／Ａ変換器、４はＤ／Ａ変換器３の
並列データＤが入力される入力端子、５はキャリア信号
を三角波発生回路２に入力する入力端子、６はコンパレ
ータ１からのパルス信号Ｅo を出力する出力端子であ
る。
料 ニュープロダクト技術資料 ＨＮ０２−００１（２
０００−６２．１）ＲＯＤ 昭和６２年１月発行に示さ
れた従来のパルス幅変調回路を示す構成図であり、図に
おいて、１はコンパレータ、２は三角波電圧ＥR を発生
してコンパレータ１に加える三角波発生回路、２１は定
電流源、２２は三角波発生用のコンデンサ、２３はコン
デンサ２２の放電用のトランジスタ、２４は入力抵抗、
３は並列データＤをアナログ電圧ＥV に変換してコンパ
レータ１に加えるＤ／Ａ変換器、４はＤ／Ａ変換器３の
並列データＤが入力される入力端子、５はキャリア信号
を三角波発生回路２に入力する入力端子、６はコンパレ
ータ１からのパルス信号Ｅo を出力する出力端子であ
る。
【０００３】次に動作について説明する。コンデンサ２
２は定電流源２１により充電される。そして入力端子５
に図５に示すキャリア信号が入力した時にトランジスタ
２３が導通してコンデンサ２２が放電する。このため、
図５に示すような三角波電圧ＥR が発生し、この電圧Ｅ
R はコンパレータ１の−入力端子に入力される。並列デ
ータＤは入力端子４からＤ／Ａ変換器３に入力されてア
ナログ電圧ＥV に変換され、コンパレータ１の＋端子に
入力される。コンパレータ１はこのＥR とＥVとを比較
して、図５に示すようにＥV に対応したパルス幅を有す
るパルス信号Ｅo1又はＥo2を出力する。すなわち、図５
において、ＥV1がコンパレータ１に入力されている時
は、出力パルス信号はＥo1となる。また、並列データＤ
が変更されてＤ／Ａ変換器３の出力がＥV2となれば、出
力パルス信号はＥo2となる。このようにして並列データ
Ｄの値に応じたパルス幅を有するパルス信号Ｅo が得ら
れる。
２は定電流源２１により充電される。そして入力端子５
に図５に示すキャリア信号が入力した時にトランジスタ
２３が導通してコンデンサ２２が放電する。このため、
図５に示すような三角波電圧ＥR が発生し、この電圧Ｅ
R はコンパレータ１の−入力端子に入力される。並列デ
ータＤは入力端子４からＤ／Ａ変換器３に入力されてア
ナログ電圧ＥV に変換され、コンパレータ１の＋端子に
入力される。コンパレータ１はこのＥR とＥVとを比較
して、図５に示すようにＥV に対応したパルス幅を有す
るパルス信号Ｅo1又はＥo2を出力する。すなわち、図５
において、ＥV1がコンパレータ１に入力されている時
は、出力パルス信号はＥo1となる。また、並列データＤ
が変更されてＤ／Ａ変換器３の出力がＥV2となれば、出
力パルス信号はＥo2となる。このようにして並列データ
Ｄの値に応じたパルス幅を有するパルス信号Ｅo が得ら
れる。
【０００４】
【発明が解決しようとする課題】従来のパルス幅変調回
路は以上のように構成されているので、並列データＤを
アナログ電圧ＥV へ変換するＤ／Ａ変換器３が必要であ
った。一般にＤ／Ａ変換器を高速動作させることは困難
であり、その動作周波数には制限がある。また高速動作
するＤ／Ａ変換器は実現できても高価である。このた
め、安価に高速動作するパルス幅変調回路を実現するこ
とが困難であった。また、コンパレータ１、三角波発生
回路２、Ｄ／Ａ変換器３等はアナログ電圧レベルを扱う
ものであり、一般にノイズに弱く、僅かのノイズが出力
のパルス幅に影響を与えるため、安定動作させるために
は部品配置、配線等に大きな制約がある等の問題点があ
った。
路は以上のように構成されているので、並列データＤを
アナログ電圧ＥV へ変換するＤ／Ａ変換器３が必要であ
った。一般にＤ／Ａ変換器を高速動作させることは困難
であり、その動作周波数には制限がある。また高速動作
するＤ／Ａ変換器は実現できても高価である。このた
め、安価に高速動作するパルス幅変調回路を実現するこ
とが困難であった。また、コンパレータ１、三角波発生
回路２、Ｄ／Ａ変換器３等はアナログ電圧レベルを扱う
ものであり、一般にノイズに弱く、僅かのノイズが出力
のパルス幅に影響を与えるため、安定動作させるために
は部品配置、配線等に大きな制約がある等の問題点があ
った。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、Ｄ／Ａ変換器を使用せず、高速
動作が可能なパルス幅変調回路を得ることを目的とす
る。
ためになされたもので、Ｄ／Ａ変換器を使用せず、高速
動作が可能なパルス幅変調回路を得ることを目的とす
る。
【０００６】
【課題を解決するための手段】請求項１の発明に係るパ
ルス幅変調回路は、それぞれ遅延時間の異なる遅延回路
と、その遅延出力と入力パルスとの一方を並列データの
各ビットに応じて選択する選択手段とから成り、直列に
接続された複数の遅延選択回路と、初段の遅延選択回路
への入力パルスでセットされ、最終段の遅延選択回路の
出力でリセットされるフリップフロップとを設けたもの
である。
ルス幅変調回路は、それぞれ遅延時間の異なる遅延回路
と、その遅延出力と入力パルスとの一方を並列データの
各ビットに応じて選択する選択手段とから成り、直列に
接続された複数の遅延選択回路と、初段の遅延選択回路
への入力パルスでセットされ、最終段の遅延選択回路の
出力でリセットされるフリップフロップとを設けたもの
である。
【０００７】請求項２の発明に係るパルス幅変調回路
は、異なる遅延時間を有する複数の遅延回路と、それら
の遅延出力と入力パルスとのうちの一つを並列データに
応じて選択する信号セレクタと、上記入力パルスでセッ
トされ、上記信号セレクタの出力でリセットされるフリ
ップフロップとを設けたものである。
は、異なる遅延時間を有する複数の遅延回路と、それら
の遅延出力と入力パルスとのうちの一つを並列データに
応じて選択する信号セレクタと、上記入力パルスでセッ
トされ、上記信号セレクタの出力でリセットされるフリ
ップフロップとを設けたものである。
【０００８】
【作用】請求項１の発明におけるパルス幅変調回路は、
各遅延回路による遅延時間の総和が出力のパルス幅に対
応する。また、直列に接続された遅延回路のうちどの遅
延時間を持つ遅延回路を利用し、どの遅延回路をバイパ
スするかを並列データにより選択する。
各遅延回路による遅延時間の総和が出力のパルス幅に対
応する。また、直列に接続された遅延回路のうちどの遅
延時間を持つ遅延回路を利用し、どの遅延回路をバイパ
スするかを並列データにより選択する。
【０００９】請求項２の発明におけるパルス幅変調回路
は、入力パルスが加えられた時点から並列データにより
選択された遅延出力が得られるまでの時間が出力のパル
ス幅となる。
は、入力パルスが加えられた時点から並列データにより
選択された遅延出力が得られるまでの時間が出力のパル
ス幅となる。
【００１０】
【実施例】実施例１．以下、請求項１の発明の一実施例
を図について説明する。図１において、４は並列データ
Ｄの入力端子、５は入力パルスとしてのキャリア信号の
入力端子、１０1 ，１０2 ・・・１０n は直列に接続さ
れた遅延選択回路で、初段の遅延選択回路１０1 にキャ
リア信号が入力されると共に、各段の遅延選択回路１０
1 〜１０n に並列データＤの各ビットＤ0 ，Ｄ1 ・・・
Ｄn （但し、Ｄ0 ：ＬＳＢ，Ｄn ：ＭＳＢ）がそれぞれ
加えられる。７はキャリア信号でセットされ、最終段の
遅延選択回路１０n の出力でリセットされるフリップフ
ロップ、６はフリップフロップ７のＱ出力としてのパル
ス信号Ｅo を出力する出力端子である。
を図について説明する。図１において、４は並列データ
Ｄの入力端子、５は入力パルスとしてのキャリア信号の
入力端子、１０1 ，１０2 ・・・１０n は直列に接続さ
れた遅延選択回路で、初段の遅延選択回路１０1 にキャ
リア信号が入力されると共に、各段の遅延選択回路１０
1 〜１０n に並列データＤの各ビットＤ0 ，Ｄ1 ・・・
Ｄn （但し、Ｄ0 ：ＬＳＢ，Ｄn ：ＭＳＢ）がそれぞれ
加えられる。７はキャリア信号でセットされ、最終段の
遅延選択回路１０n の出力でリセットされるフリップフ
ロップ、６はフリップフロップ７のＱ出力としてのパル
ス信号Ｅo を出力する出力端子である。
【００１１】遅延選択回路１０1 〜１０n において、１
０１は遅延回路で、それぞれ各遅延選択回路１０1 〜１
０n に入力される並列データＤの各ビットＤ0 〜Ｄn の
重みに応じた遅延時間τ，２τ・・・２nτ を有してい
る。１０２は遅延回路１０１の出力と各ビットＤ0 〜Ｄ
n とが加えられるアンドゲート（選択手段）、１０４は
各ビットＤ0 〜Ｄn を反転させるインバータ（選択手
段）、１０３は前段からの入力信号とインバータ１０４
の出力とが加えられるアンドゲート、１０５はアンドゲ
ート１０２，１０３の出力が加えられるオアゲート（選
択手段）で、その出力が次段の回路に加えられる。な
お、アンドゲート１０２，１０３、インバータ１０４お
よびオアゲート１０５により選択手段が構成される。
０１は遅延回路で、それぞれ各遅延選択回路１０1 〜１
０n に入力される並列データＤの各ビットＤ0 〜Ｄn の
重みに応じた遅延時間τ，２τ・・・２nτ を有してい
る。１０２は遅延回路１０１の出力と各ビットＤ0 〜Ｄ
n とが加えられるアンドゲート（選択手段）、１０４は
各ビットＤ0 〜Ｄn を反転させるインバータ（選択手
段）、１０３は前段からの入力信号とインバータ１０４
の出力とが加えられるアンドゲート、１０５はアンドゲ
ート１０２，１０３の出力が加えられるオアゲート（選
択手段）で、その出力が次段の回路に加えられる。な
お、アンドゲート１０２，１０３、インバータ１０４お
よびオアゲート１０５により選択手段が構成される。
【００１２】次に動作について説明する。遅延選択回路
１０1 の動作について説明する。入力ビットＤ0 はアン
ドゲート１０２に加えられると共にインバータ１０４で
反転されてアンドゲート１０３に加えられる。入力端子
５から入力された入力パルスとしてのキャリア信号は遅
延回路１０１とアンドゲート１０３に加えられる。
１０1 の動作について説明する。入力ビットＤ0 はアン
ドゲート１０２に加えられると共にインバータ１０４で
反転されてアンドゲート１０３に加えられる。入力端子
５から入力された入力パルスとしてのキャリア信号は遅
延回路１０１とアンドゲート１０３に加えられる。
【００１３】従って、Ｄ0 が“１”の場合はアンドゲー
ト１０２に入力されている遅延された信号がオアゲート
１０５より出力される。Ｄ0 が“０”であればアンドゲ
ート１０３に入力されている遅延されない信号がそのま
ま出力される。すなわち、この遅延選択回路１０1 の出
力はＤ0 が“１”であれば遅延回路１０１の遅延時間τ
だけ遅れた信号となり、Ｄ0 が“０”であれば遅延のな
い信号となる。
ト１０２に入力されている遅延された信号がオアゲート
１０５より出力される。Ｄ0 が“０”であればアンドゲ
ート１０３に入力されている遅延されない信号がそのま
ま出力される。すなわち、この遅延選択回路１０1 の出
力はＤ0 が“１”であれば遅延回路１０１の遅延時間τ
だけ遅れた信号となり、Ｄ0 が“０”であれば遅延のな
い信号となる。
【００１４】各遅延選択回路１０1 〜１０n の遅延時間
は各々に入力される並列データＤの各ビットＤ0 〜Ｄn
の重みに応じて決められているので、最終段の遅延選択
回路１０n より出力されるパルスの入力端子５への入力
からの遅延時間Ｔは並列データＤの値に比例したものと
なる。図２に示すように、フリップフロップ７はキャリ
ア信号が入力された時にセットされ、最終段で上記遅延
時間Ｔだけ遅延された信号によりセットれるので、並列
データＤの値に比例したパルス幅Ｔを有するパルス信号
Ｅo を出力することになる。このとき上記Ｔは、 Ｔ＝τ＊Ｄ0 ＋２1 ・τ＊Ｄ1 ＋２2 ・τ＊Ｄ2 ＋・・
・＋２n ・τ＊Ｄn で表される値となる。
は各々に入力される並列データＤの各ビットＤ0 〜Ｄn
の重みに応じて決められているので、最終段の遅延選択
回路１０n より出力されるパルスの入力端子５への入力
からの遅延時間Ｔは並列データＤの値に比例したものと
なる。図２に示すように、フリップフロップ７はキャリ
ア信号が入力された時にセットされ、最終段で上記遅延
時間Ｔだけ遅延された信号によりセットれるので、並列
データＤの値に比例したパルス幅Ｔを有するパルス信号
Ｅo を出力することになる。このとき上記Ｔは、 Ｔ＝τ＊Ｄ0 ＋２1 ・τ＊Ｄ1 ＋２2 ・τ＊Ｄ2 ＋・・
・＋２n ・τ＊Ｄn で表される値となる。
【００１５】実施例２．図３は請求項２の発明の一実施
例を示す。上記実施例１ではｎビットの並列データＤを
処理するのにｎ個の遅延回路１０１を含む遅延選択回路
１０1 〜１０n を直列に接続しているが、ビット数が少
ない場合は図３のように構成しても同様の効果が得られ
る。図３において、１，２，３は遅延回路であり、遅延
時間は各々τ，２τ，３τに設定されている。８は４：
１の信号セレクタ、４は並列データＤの入力端子で、こ
こでは２ビットの場合を示している。
例を示す。上記実施例１ではｎビットの並列データＤを
処理するのにｎ個の遅延回路１０１を含む遅延選択回路
１０1 〜１０n を直列に接続しているが、ビット数が少
ない場合は図３のように構成しても同様の効果が得られ
る。図３において、１，２，３は遅延回路であり、遅延
時間は各々τ，２τ，３τに設定されている。８は４：
１の信号セレクタ、４は並列データＤの入力端子で、こ
こでは２ビットの場合を示している。
【００１６】信号セレクタ８は並列データＤ0 ，Ｄ1 に
応じて入力Ａ，Ｂ，Ｃ，Ｄのいずれかを出力Ｑに出力す
る。入力Ａ，Ｂ，Ｃ，Ｄはキャリア信号および遅延回路
１，２，３の出力であるフリップフロップ７はキャリア
信号でセットされ、信号セレクタ８の出力でリセットさ
れる。この実施例２では出力パルス信号Ｅo のパルス幅
が並列データＤの値に応じた遅延時間を持つ遅延回路
１，２，３により作られる遅延された信号およびキャリ
ア信号により決まる点は実施例１と同様であるが、遅延
回路１，２，３は並列に接続されている。
応じて入力Ａ，Ｂ，Ｃ，Ｄのいずれかを出力Ｑに出力す
る。入力Ａ，Ｂ，Ｃ，Ｄはキャリア信号および遅延回路
１，２，３の出力であるフリップフロップ７はキャリア
信号でセットされ、信号セレクタ８の出力でリセットさ
れる。この実施例２では出力パルス信号Ｅo のパルス幅
が並列データＤの値に応じた遅延時間を持つ遅延回路
１，２，３により作られる遅延された信号およびキャリ
ア信号により決まる点は実施例１と同様であるが、遅延
回路１，２，３は並列に接続されている。
【００１７】
【発明の効果】請求項１の発明によれば、それぞれ遅延
時間の異なる遅延回路と、その遅延出力と入力パルスと
の一方を並列データの各ビットに応じて選択する選択手
段とから成り、直列に接続された複数の遅延選択回路を
設ける構成としたので、Ｄ／Ａ変換器、コンパレータを
用いずにパルス幅変調回路を構成することができ、高速
動作が容易かつ安価に実現できる。また、アナログ信号
により動作する回路がなく、耐ノイズ性に優れた回路を
実現できる効果がある。
時間の異なる遅延回路と、その遅延出力と入力パルスと
の一方を並列データの各ビットに応じて選択する選択手
段とから成り、直列に接続された複数の遅延選択回路を
設ける構成としたので、Ｄ／Ａ変換器、コンパレータを
用いずにパルス幅変調回路を構成することができ、高速
動作が容易かつ安価に実現できる。また、アナログ信号
により動作する回路がなく、耐ノイズ性に優れた回路を
実現できる効果がある。
【００１８】請求項２の発明によれば、異なる遅延時間
を有する複数の遅延回路と、それらの遅延出力と入力パ
ルスとのうちの一つを並列データに応じて選択する信号
セレクタとを設ける構成としたので、並列データのビッ
ト数が少ない場合に、より構成の簡単なパルス幅変調回
路を実現できる効果がある。
を有する複数の遅延回路と、それらの遅延出力と入力パ
ルスとのうちの一つを並列データに応じて選択する信号
セレクタとを設ける構成としたので、並列データのビッ
ト数が少ない場合に、より構成の簡単なパルス幅変調回
路を実現できる効果がある。
【図１】請求項１の発明の一実施例によるパルス幅変調
回路を示す構成図である。
回路を示す構成図である。
【図２】図１の動作を示すタイミングチャートである。
【図３】請求項２の発明の一実施例によるパルス幅変調
回路を示す構成図である。
回路を示す構成図である。
【図４】従来のパルス幅変調回路を示す構成図である。
【図５】図４の動作を示すタイミングチャートである。
１，２，３ 遅延回路 ７ フリップフロップ ８ 信号セレクタ １０１ 遅延回路 １０２，１０３ アンドゲート（選択手段） １０４ インバータ（選択手段） １０５ オアゲート（選択手段） Ｄ 並列データ １０1 〜１０n 遅延選択回路
Claims (2)
- 【請求項１】 それぞれ並列データの各ビットの重みに
応じた遅延時間を有し入力パルスを遅延する遅延回路
と、この遅延回路で遅延された入力パルスと遅延されな
い入力パルスとのうちの一方を上記並列データの各ビッ
トに応じて選択して出力する選択手段とから成り、上記
入力パルスを順次に伝送するように直列に接続された複
数の遅延選択回路と、上記複数の遅延選択回路のうちの
初段の遅延選択回路に加えられる入力パルスでセットさ
れ、最終段の遅延選択回路の出力でリセットされるフリ
ップフロップとを備えたパルス幅変調回路。 - 【請求項２】 それぞれ異なる遅延時間を有し入力パル
スを遅延する複数の遅延回路と、上記入力パルスと上記
複数の遅延回路の各出力とのうちの１つを並列データの
値に応じて選択する信号セレクタと、上記入力パルスで
セットされ、上記信号セレクタの出力でリセットされる
フリップフロップとを備えたパルス幅変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50A JPH06224708A (ja) | 1993-01-27 | 1993-01-27 | パルス幅変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50A JPH06224708A (ja) | 1993-01-27 | 1993-01-27 | パルス幅変調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06224708A true JPH06224708A (ja) | 1994-08-12 |
Family
ID=12283365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50A Pending JPH06224708A (ja) | 1993-01-27 | 1993-01-27 | パルス幅変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06224708A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5638016A (en) * | 1995-04-18 | 1997-06-10 | Cyrix Corporation | Adjustable duty cycle clock generator |
| US5719514A (en) * | 1995-03-31 | 1998-02-17 | Ando Electric Co., Ltd. | Delay circuit compensating for variations in delay time |
| WO1998019395A1 (en) * | 1995-06-19 | 1998-05-07 | Advantest Corporation | Delay time control circuit |
| JP2014049861A (ja) * | 2012-08-30 | 2014-03-17 | Renesas Electronics Corp | 半導体装置、それを備えたスイッチング電源装置及び半導体装置のキャリブレーション方法 |
-
1993
- 1993-01-27 JP JP50A patent/JPH06224708A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5719514A (en) * | 1995-03-31 | 1998-02-17 | Ando Electric Co., Ltd. | Delay circuit compensating for variations in delay time |
| US5638016A (en) * | 1995-04-18 | 1997-06-10 | Cyrix Corporation | Adjustable duty cycle clock generator |
| WO1998019395A1 (en) * | 1995-06-19 | 1998-05-07 | Advantest Corporation | Delay time control circuit |
| JP2014049861A (ja) * | 2012-08-30 | 2014-03-17 | Renesas Electronics Corp | 半導体装置、それを備えたスイッチング電源装置及び半導体装置のキャリブレーション方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
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