JPH0746143A

JPH0746143A - 並列直列変換回路の動作制御方式及び直列並列変換回路の動作制御方式

Info

Publication number: JPH0746143A
Application number: JP18824893A
Authority: JP
Inventors: Kazuo Kubo; 和夫久保; Eiji Nagatake; 栄二長竹; Yuji Ando; 雄二安藤
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-07-29
Filing date: 1993-07-29
Publication date: 1995-02-14

Abstract

(57)【要約】【目的】同一位相に動作を制御する並列直列変換回路
および直列並列変換回路が増えても、回路規模の増加を
抑制でき、また、タイミング設計および高速動作が容易
な並列直列変換回路および直列並列変換回路の動作制御
方式を得る。【構成】第１のｎ：１並列直列変換回路１から出力さ
れるリセット信号Ｓ４１を第２のｎ：１並列直列変換回
路１に接続し、第２のｎ：１並列直列変換回路１から出
力されるリセット信号Ｓ４２を第３のｎ：１並列直列変
換回路１に接続し、以下同様に、第（ｍ−１）のｎ：１
並列直列変換回路１から出力されるリセット信号Ｓ４ｍ
−１を第ｍのｎ：１並列直列変換回路１に接続するよう
構成し、それぞれ、下位のｎ：１並列直列変換回路１を
リセットするので、全てのｎ：１並列直列変換回路１か
らの直列信号は同一位相で出力される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は並列直列変換回路およ
び直列並列変換回路に関し、特に、高速で動作する並列
直列変換回路または直列並列変換回路を複数個組み合わ
せる際の動作制御方式に関するものである。

【０００２】

【従来の技術】図１７は例えば文献（宮川他：“超高速
多重化回路モジュールの検討”、１９９１電子情報通信
学会秋季大会論文集、Ｂ−６６０）に示された従来の並
列直列変換回路の動作制御方式を示す構成図である。図
において、１はｎビットの並列データＳ２１をクロック
パルスＳ１に基づいて直列データＳ３１に変換する第１
のｎ：１並列直列列変換手段と、ｎビットの並列データ
Ｓ２２をクロックパルスＳ１に基づいて直列データＳ３
２に変換する第２のｎ：１並列直列変換手段であり、２
はクロックパルスＳ１に基づいてリセット信号Ｓ４０を
生成するリセット信号生成手段である。３はこのリセッ
ト信号生成手段２で生成されたリセット信号Ｓ４０を第
１のｎ：１並列直列変換手段１および第２のｎ：１並列
直列変換手段１にそれぞれリセット信号Ｓ４１，Ｓ４２
として分配する分配手段である。

【０００３】また、図１８は上記第１のｎ：１並列直列
変換手段１および第２のｎ：１並列直列変換手段１を示
す構成図である。図において、１０１はクロックパルス
Ｓ１によりｎビットを計数し、リセット信号Ｓ４ｍ（ｍ
＝１，２）により動作位相が制御される分周カウンタ回
路、１０２はｎビットの並列データＳ２ｍをｎビット周
期で保持するラッチ回路、１０３はラッチ回路に保持さ
れたｎビットの信号を分周カウンタ回路のアドレス値に
より順次選択して直列データＳ３ｍを出力するセレクタ
回路である。

【０００４】次に動作について、図１９に示すタイミン
グチャートを用いて説明する。ここでは、説明の簡単の
ためにｎ＝４としている。

【０００５】まず、初期状態として、第１のｎ：１並列
直列変換手段１内の分周カウンタ回路１０１のアドレス
値が並列データＳ２１の変化点に対して“３”から動作
しているとする。分周カウンタ回路１０１はクロックパ
ルスＳ１に基づきカウントを開始し、分周カウンタアド
レス値が“２”となると、ラッチ回路１０２が並列デー
タＳ２１を保持してセレクタ回路１０３へ送出する。セ
レクタ回路１０３は、分周カウンタのアドレス値“３”
に対してデータ“ａ１”を、“４”に対してデータ“ａ
２”を“１”に対してデータ“ａ３”を“２”に対して
データ“ａ４”を順次直列データＳ３１として出力す
る。

【０００６】同様に、初期状態として、第２のｎ：１並
列直列変換手段１内の分周カウンタ回路１０１のアドレ
ス値が並列データＳ２２の変化点に対して“２”から動
作しているとすると、直列データＳ３２のデータ“ｂ
１”の位置は直列データＳ３１のデータ“ａ１”の位置
に対して３ビット分ずれて出力されることになる。

【０００７】そこで、リセット信号生成手段２により生
成されたリセット信号Ｓ４０は分配手段３によりリセッ
ト信号Ｓ４１、リセット信号Ｓ４２としてそれぞれ第１
および第２のｎ：１並列直列変換手段１へ送出され、そ
れぞれの分周カウンタ１０１のアドレス値が等しくなる
ように制御する。これにより直列データＳ３１のデータ
“ａ９”と直列データＳ３２のデータ“ｂ９”からは同
一の位相で出力されるようになる。

【０００８】また、図２０は前記文献に示された従来の
直列並列変換回路の動作制御方式を示す構成図である。
図において、４は直列データＳ３１をクロックパルスＳ
１に基づいてｎビットの並列データＳ２１に変換する第
１の１：ｎ直列並列変換手段と、直列データＳ３２をク
ロックパルスＳ１に基づいてｎビットの並列データＳ２
２に変換する第２の１：ｎ直列並列変換手段であり、２
はリセット信号生成手段、３は分配手段であり、前記従
来例と同様である。

【０００９】図２１は上記第１の１：ｎ直列並列変換手
段４および第２の１：ｎ直列並列変換手段４を示す構成
図である。図において、１０１は分周カウンタ回路、１
０２はラッチ回路であり、前記従来例と同様な構成であ
り、１０４は直列データＳ３ｍをクロックパルスＳ１に
基づいて順次シフトしてｎビットのデータを出力するシ
フトレジスタ回路である。

【００１０】次に動作について、図２２に示すタイミン
グチャートを用いて説明する。ここでは、前記従来例と
同様にｎ＝４としている。

【００１１】まず、初期状態として、第１の１：ｎ直列
並列変換手段４内の分周カウンタ回路１０１のアドレス
値が直列データＳ３１のデータ“ａ１”に対して“３”
から動作しているとする。シフトレジスタ回路１０４は
クロックパルスＳ１に基づき直列データＳ３１を順次シ
フトしていき、また、分周カウンタ回路１０１はクロッ
クパルスＳ１に基づきカウントを開始し、分周カウンタ
アドレス値が“４”となると、ラッチ回路１０２がシフ
トレジスタ回路１０４からのデータを一斉に保持し、並
列データＳ２１として出力する。

【００１２】同様に、初期状態として、第２の１：ｎ直
列並列変換手段４内の分周カウンタ回路１０１のアドレ
ス値が直列データＳ３２の“ｂ１”に対して“２”から
動作しているとすると、並列データＳ２２は並列データ
Ｓ２１の並列展開位相とは異なる位相で出力される。

【００１３】そこで、リセット信号生成手段２により生
成されたリセット信号Ｓ４０は分配手段３によりリセッ
ト信号Ｓ４１、リセット信号Ｓ４２としてそれぞれ第１
および第２の１：ｎ直列並列変換手段４へ送出され、そ
れぞれの分周カウンタ１０１のアドレス値が等しくなる
ように制御する。これにより、並列データＳ２１の並列
展開位相と並列データＳ２２の並列展開位相は同一の位
相となる。

【００１４】

【発明が解決しようとする課題】従来の並列直列変換回
路および直列並列変換回路の動作制御方式は以上のよう
に構成されているので、同一位相に動作を制御する並列
直列変換回路および直列並列変換回路が増加すると分配
手段の回路規模が増大し、また、分配する複数のリセッ
ト信号の遅延差を小さくすることが困難になるため、タ
イミング設計が困難となり、ひいては、高速動作が困難
になるという問題があった。

【００１５】この発明は上記のような課題を解消するた
めになされたもので、同一位相に動作を制御する並列直
列変換回路および直列並列変換回路が増えても、回路規
模の増加を抑制でき、また、タイミング設計および高速
動作が容易な並列直列変換回路および直列並列変換回路
の動作制御方式を得ることを目的とする。

【００１６】

【課題を解決するための手段】この発明に係る並列直列
変換回路の動作制御方式は、複数個並列に配置したｎ：
１並列直列変換回路内の分周カウンタからリセット信号
を出力させ、それぞれ、下位のｎ：１並列直列変換回路
内の分周カウンタをリセットする。すなわち、第１の並
列直列変換回路と、少なくとも第２並列直列変換回路と
を備え、並列直列変換回路からリセット信号を出力し、
下位の並列直列変換回路をリセットすることで、複数の
並列直列変換回路を同一の位相で動作させることを特徴
とする。

【００１７】また、第１の並列直列変換回路内に、並列
データの位相と並列直列変換回路の動作位相との位相差
を検出して所定の禁止位相範囲内である場合、前期動作
位相を推移させる位相比較回路を設けることで、複数の
並列直列変換回路を同一の位相で安定に動作させること
を特徴とする。

【００１８】また、この発明に係る直列並列変換回路の
制御動作方式は、複数個並列に配置した１：ｎ直列並列
変換回路の分周カウンタからリセット信号を出力させ、
それぞれ、下位の１：ｎ直列並列変換回路内の分周カウ
ンタをリセットする。すなわち、第１の直列並列変換回
路と、少なくとも第２の直列並列変換回路とを備え、直
列並列変換回路からリセット信号を出力し、下位の直列
並列変換回路をリセットすることで、複数の直列並列変
換回路を同一の位相で動作させることを特徴とする。

【００１９】また、第１の直列並列変回路内に、並列デ
ータが所定の並列展開順序で出力されるよう制御する位
相制御回路を設け、第１の直列並列変換回路にのみ位相
制御をかけることで、複数の直列並列変換回路を同一の
位相で、かつ、所定の並列展開順序で並列データが出力
されるよう動作させることを特徴とする。

【００２０】

【作用】この発明においては、複数個のｎ：１並列直列
変換回路がそれぞれリセット信号を出力し、下位のｎ：
１並列直列変換回路をリセットするので、全てのｎ：１
並列直列変換回路からの直列信号は同一位相で出力され
る。

【００２１】また、複数個の１：ｎ直列並列変換回路が
それぞれリセット信号を出力し、下位の１：ｎ直列並列
変換回路をリセットするので、全ての直列並列変換回路
からの並列データは同一位相で出力される。

【００２２】

【実施例】実施例１．以下、この発明の実施例を図を用
いて説明する。図１は、本発明による並列直列変換回路
の動作制御方式の実施例１を示す構成図である。図にお
いて、１は第１〜第ｍ（ｍは整数）のｎ：１並列直列変
換手段であり、図１７の同一符号を付したものとは同等
な構成であるが、第１のｎ：１並列直列変換手段からの
リセット信号Ｓ４１は第２のｎ：１並列直列変換手段に
接続され、第２のｎ：１並列直列変換手段からのリセッ
ト信号Ｓ４２は第３のｎ：１並列直列変換手段に接続さ
れ、以下同様に、第（ｍ−１）のｎ：１並列直列変換手
段からのリセット信号Ｓ４ｍ−１は第ｍのｎ：１並列直
列変換手段に接続されている。

【００２３】また、図２は上記第１〜第ｍ（ｍは整数）
のｎ：１並列直列変換手段１を示す構成図である。図に
おいて、１０１は分周カウンタ回路、１０２はラッチ回
路、１０３はセレクタ回路であり、図１８の同一符号を
付したものとは同様な構成であるが、分周カウンタ回路
１０１にはリセット信号Ｓ４ｍ−１が入力され、リセッ
ト信号Ｓ４ｍが出力されている。

【００２４】次に動作について、図３に示すタイミング
チャートを用いて説明する。ここでは、従来例との比較
のためにｎ＝４、ｍ＝２としている。

【００２５】まず、初期状態として、第１のｎ：１並列
直列変換手段１内の分周カウンタ回路１０１のアドレス
値が並列データＳ２１の変化点に対して“１”から動作
しているとする。また、分周カウンタ回路１０１はクロ
ックパルスＳ１に基づきカウントを開始し、分周カウン
タアドレス値が“２”となると、ラッチ回路１０２が並
列データＳ２１を保持してセレクタ回路１０３へ送出す
るものとする。セレクタ回路１０３は、分周カウンタア
ドレス値“３”に対してデータ“ａ１”を、“４”に対
してデータ“ａ２”を、“１”に対してデータ“ａ３”
を、“２”に対してデータ“ａ４”を順次直列データＳ
３１として出力する。

【００２６】同様に、初期状態として、第２のｎ：１並
列直列変換手段１内の分周カウンタ回路１０１のアドレ
ス値が並列データＳ２２の変化点に対して“２”から動
作しているとすると、直列データＳ３２のデータ“ｂ
１”の位置は直列データＳ３１のデータ“ａ１”の位置
に対して１ビット分ずれて出力されることになる。

【００２７】ここで、第１のｎ：１並列直列変換手段１
からのリセット信号Ｓ４１は第１の分周カウンタアドレ
ス値が“４”の位置で第２のｎ：１並列直列変換手段１
内の分周カウンタ１０１をリセットするので、第２の分
周カウンタアドレス値は第１の分周カウンタアドレス値
の位相と等しくなる。従って、直列データＳ３１のデー
タ“ａ３”と直列データＳ３２のデータ“ｂ３”からは
同一の位相で出力されるようになる。

【００２８】また、リセット信号Ｓ４２もリセット信号
Ｓ４１と同一の位相となるので、例えば、ｍ＝３として
第３のｎ：１並列直列変換手段１の動作制御を行う場合
には、リセット信号Ｓ４２により第３のｎ：１並列直列
変換手段１内の分周カウンタ１０１をリセットすること
で、第１〜第３のｎ：１並列直列変換手段１全てを容易
に同一位相で動作させる事ができる。

【００２９】図４は図２に示した分周カウンタ１０１の
ｎ＝４の場合を示す詳細回路例である。図において、１
００１〜１００４はフリップフロップ、１００５は４入
力ノア、１００６はインバータであり、４ビットのリン
グカウンタを構成している。これによると、リセット信
号Ｓ４ｍはフリップフロップ１００４の出力をインバー
タ１００６を介して取り出すだけでよい。また、リセッ
トをかけるには、４入力ノア１００５にリセット信号Ｓ
４ｍ−１を入力するだけでよいので、これらの機能によ
る回路規模の増加分はきわめて小さい。

【００３０】実施例２．図５は、本発明による直列並列
変換回路の動作制御方式の実施例２を示す構成図であ
る。図において、４は第１〜第ｍ（ｍは整数）の１：ｎ
直列並列変換手段であり、図１７の同一符号を付したも
のとは同等な構成であるが、第１の１：ｎ直列並列変換
手段からのリセット信号Ｓ４１は第２の１：ｎ直列並列
変換手段に接続され、第２の１：ｎ直列並列変換手段か
らのリセット信号Ｓ４２は第３の１：ｎ直列並列変換手
段に接続され、以下同様に、第（ｍ−１）の１：ｎ直列
並列変換手段からのリセット信号Ｓ４ｍ−１は第ｍの
１：ｎ直列並列変換手段に接続されている。

【００３１】また、図６は上記第１〜第ｍ（ｍは整数）
の１：ｎ直列並列変換手段４を示す構成図である。図に
おいて、１０１は分周カウンタ回路、１０２はラッチ回
路、１０４はシフトレジスタ回路であり、図１８の同一
符号を付したものとは同様な構成であるが、分周カウン
タ回路１０１にはリセット信号Ｓ４ｍ−１が入力され、
リセット信号Ｓ４ｍが出力されている。

【００３２】次に動作について、図７に示すタイミング
チャートを用いて説明する。ここでは、従来例との比較
のためにｎ＝４、ｍ＝２としている。

【００３３】まず、初期状態として、第１の１：ｎ直列
並列変換手段４内の分周カウンタ回路１０１のアドレス
値が直列データＳ３１のデータ“ａ１”に対して“１”
から動作しているとする。シフトレジスタ回路１０４は
クロックパルスＳ１に基づき直列データＳ３１を順次シ
フトしていき、また、分周カウンタ回路１０１はクロッ
クパルスＳ１に基づきカウントを開始し、分周カウンタ
アドレス値が“４”となると、ラッチ回路１０２がシフ
トレジスタ回路１０４からのデータを一斉に保持し、並
列データＳ２１として出力する。

【００３４】同様に、初期状態として、第２の１：ｎ直
列並列変換手段４内の分周カウンタ回路１０１のアドレ
ス値が直列データＳ３２の“ｂ１”に対して“２”から
動作しているとすると、並列データＳ２２は並列データ
Ｓ２１の並列展開位相とは異なる位相で出力される。

【００３５】ここで、第１の１：ｎ直列並列変換手段４
からのリセット信号Ｓ４１は第１の分周カウンタアドレ
ス値が“４”の位置で第２の１：ｎ直列並列変換手段４
内の分周カウンタ１０１をリセットするので、第２の分
周カウンタアドレス値は第１の分周カウンタアドレスの
位相と等しくなる。従って、並列データＳ２１の並列展
開位相と並列データＳ２２の並列展開位相は同一の位相
となる。

【００３６】また、リセット信号Ｓ４２もリセット信号
Ｓ４１と同一の位相となるので、例えば、ｍ＝３として
第３の１：ｎ直列並列変換手段４の動作制御を行う場合
には、リセット信号Ｓ４２により第３の１：ｎ直列並列
変換手段４内の分周カウンタ１０１をリセットすること
で、第１〜第３の１：ｎ直列並列変換手段４全てを容易
に同一位相で動作させることができる。

【００３７】実施例３．図８は、本発明による並列直列
変換回路の動作制御方式の実施例３を示す構成図であ
る。図において、１は第１〜第ｍ（ｍは整数）のｎ：１
並列直列変換手段であり、第１のｎ：１並列直列変換手
段１には分周クロックＳ５が入力されている。

【００３８】また、図９は、上記第１のｎ：１並列直列
変換手段１を示す構成図であり、１０５は分周クロック
パルスＳ５と分周カウンタ回路１０１との位相を比較す
る位相比較回路である。

【００３９】次に動作について、図１０に示すタイミン
グチャートを用いて説明する。まず、初期状態として、
第１のｎ：１並列直列変換手段１内の分周カウンタ回路
１０１のアドレス値が並列データＳ２１の変化点に対し
て“３”から動作しているとする。分周カウンタ回路１
０１はクロックパルスＳ１に基づきカウントを開始し、
分周カウンタアドレス値が“２”となると、ラッチ回路
１０２が並列データＳ２１を保持してセレクタ回路１０
３へ送出する。セレクタ回路１０３は、分周カウンタア
ドレス値“３”に対してデータ“ａ１”を、“４”に対
してデータ“ａ２”を、“１”に対してデータ“ａ３”
を、“２”に対してデータ“ａ４”を順次直列データＳ
３１として出力する。

【００４０】ここで、ラッチ回路１０２の並列データＳ
２１を保持するタイミングが並列データＳ２１の変化点
近傍であると、ラッチ回路１０２が誤動作する場合があ
る。これを防ぐため、位相比較回路１０５は並列データ
Ｓ２１の変化点に同期した分周クロックパルスＳ５と第
１の分周カウンタアドレス値との位相を比較し、その位
相差が所定の禁止位相範囲内である場合、分周カウンタ
１０１の位相を所定ビット（図１０においては２ビッ
ト）推移させる。この結果、第１のｎ：１並列直列変換
回路１の安定な動作が可能となる。また、リセット信号
Ｓ４１の位相も推移するので、これによりリセットされ
る第２のｎ：１並列直列変換回路１の動作位相も推移
し、第１のｎ：１並列直列変換回路１と同一位相で安定
な動作が可能となる。

【００４１】図１１は図９に示した位相比較回路１０５
と分周カウンタ１０１のｎ＝４の場合を示す詳細回路図
ある。分周カウンタ１０１は４ビットのリングカウンタ
を構成している。分周カウンタ１０１は、４入力ノア１
００５にリセット信号Ｓ４ｍ−１を入力し、４ビットの
リングカウンタを用いて、リセット信号Ｓ４ｍをインバ
ータ１００６を介して出力する。この動作は、図４に示
した分周カウンタ１０１と同様のものである。一方、位
相比較回路１０５は４ビットのリングカウンタの第２ビ
ット目と第３ビット目の間において分周クロックパルス
Ｓ５との同期をとる。位相比較回路１０５はフリップフ
ロップ１００２からの出力をフリップフロップ１００８
とＴフリップフロップ１００９に入力する。また、フリ
ップフロップ１００８は、分周クロックパルスＳ５を入
力する。２入力ナンド１０１０は、フリップフロップ１
００８とＴフリップフロップ１００９からの信号に基づ
き、分周カウンタ１０１の第２ビット目のフリップフロ
ップ１００２からの信号の位相を推移させる同期信号を
出力する。２入力アンド１００７は、位相比較回路１０
５からの同期信号に基づき、フリップフロップ１００２
からの信号をフリップフロップ１００３へ伝える。この
ようにして、位相比較回路１０５は、分周クロックパル
スＳ５の変化するタイミングに合わせて分周カウンタア
ドレス値の位相を推移させる。この例においては、分周
カウンタ１０１の位相を２ビット目に推移させる場合に
ついて説明した。また、このように分周カウンタ１０１
の位相を２ビット目に推移させることにより、同時にリ
セット信号Ｓ４ｍの位相も推移する。

【００４２】実施例４．図１２は、本発明による直列並
列変換回路の動作制御方式の実施例４を示す構成図であ
る。図において、４は第１〜第ｍ（ｍは整数）の１：ｎ
直列並列変換手段であり、第１の１：ｎ直列並列変換手
段４には位相制御信号Ｓ６が入力されている。

【００４３】図１３は、図１２に示した直列並列変換回
路をディジタル信号伝送の受信部におけるフレーム同期
回路に適用した場合の構成図であり、例えば、特願平４
−６００６２号に示されたものである。図において、５
は１：ｋ直列並列変換手段、６は図１２に示したように
第１〜第ｍの１：ｎ直列並列変換手段から構成される
１：ｎ直列並列変換手段群、７はパターン検出手段、８
はフレーム同期判定手段、１０は信号並べ替え手段、９
はパターン検出手段７で検出されたフレーム同期パター
ン検出結果Ｓ９から位相制御信号Ｓ６、セレクト信号Ｓ
１０を生成して１：ｎ直列並列変換手段群６、信号並べ
替え手段１０をそれぞれ制御するシフト制御手段であ
る。

【００４４】次に図１３の動作について説明する。今、
１：ｋ直列並列変換手段５では高速直列データＳ７の
１：２直列並列変換（ｋ＝２）を行っており、１：ｎ直
列並列変換手段群６では直列データＳ３１〜Ｓ３ｍのそ
れぞれ１：４直列並列変換（ｎ＝４）を行っているもの
とする。

【００４５】まず、１：ｋ直列並列変換手段５では、受
信された高速直列データＳ７が高速クロックパルスＳ８
とクロックパルスＳ１により２並列に展開され、２本の
直列データＳ３１〜Ｓ３２はクロックパルスＳ１ととも
に１：ｎ直列並列変換手段群６へ出力される。

【００４６】次に、１：ｎ直列並列変換手段群６では、
１：ｋ直列並列変換手段５からの２本の直列データＳ３
１〜Ｓ３２をそれぞれ４並列に展開し、並列データＳ２
１〜Ｓ２２を信号並べ替え手段４へ出力する。

【００４７】この並列データＳ２１〜Ｓ２２はパターン
検出手段７にも取り込まれ、予め定められたフレーム同
期パターンの検出が行われる。このパターン検出手段７
によるフレーム同期パターン検出結果Ｓ９はフレーム同
期判定手段８、シフト制御手段９に送られ、フレーム同
期判定手段８では、このパターン検出手段７のフレーム
同期パターン検出位置と内蔵するフレームカウンタのタ
イミングをとって、周知の前方保護および後方保護を行
う。

【００４８】ここで、フレーム同期復帰時に前記並列デ
ータＳ２１〜Ｓ２２が所定の順序で並列展開されていな
い場合、それを検知したシフト制御手段９は、所定の順
序に対する並列展開位相ずれ量に対応した１：ｎ直列並
列変換手段群６への位相制御信号Ｓ６および信号並べ替
え手段１０へのセレクト信号Ｓ１０を生成する。信号並
べ替え手段１０では、１：ｋ直列並列変換手段５による
並列展開順序の位相ずれをセレクト信号Ｓ１０に従い補
正する。位相制御信号Ｓ６は１：ｎ直列並列変換手段群
６での並列展開順序の位相ずれを補正するが、ここで
は、位相制御信号Ｓ６は、１ビットの並列展開順序の位
相ずれ量に対して１ビット幅のパルス、２ビットの並列
展開順序の位相ずれ量に対して２ビット幅のパルス、ｎ
−１ビットの並列展開順序の位相ずれ量に対してｎ−１
ビット幅のパルスとして生成される場合について、以
下、図１２により構成される１：ｎ直列並列変換手段群
６の動作を図１４、図１５を用いて説明する。

【００４９】図１４は上記第１の１：ｎ直列並列変換手
段４を示す構成図であり、１０６は入力された位相制御
信号Ｓ６に従い分周カウンタ回路１０１の動作位相を制
御する位相制御回路である。

【００５０】次に動作について、図１５に示すタイミン
グチャートを用いて説明する。初期状態として、第１お
よび第２の１：ｎ直列並列変換回路４は同一位相で動作
しているものの、並列データＳ２１および並列データＳ
２２が所定の並列展開順序でない場合がある。ここで
は、所定の並列展開順序に対して１ビットずれている場
合を示している。これを補正するため、位相制御信号Ｓ
６に並列データ１ビット幅のパルスが入力されると、第
１の１：ｎ直列並列変換回路４内の位相制御回路１０６
は、第１の分周カウンタアドレス値の位相を１ビットシ
フトさせる。これにより、並列データＳ２１は所定の並
列展開順序となる。一方、リセット信号Ｓ４１の位相も
１ビットシフトするので、これによりリセットされる第
２の１：ｎ直列並列変換回路４の位相もシフトし、並列
データＳ２１と同一の位相で並列データＳ２２も所定の
並列展開順序となる。

【００５１】図１６は図１４に示した位相制御回路１０
６と分周カウンタ回路１０１のｎ＝４の場合を示す詳細
回路例である。位相制御回路１０６は、フリップフロッ
プ１０１１により構成されている。フリップフロップ１
０１１は、位相制御信号Ｓ６のビット幅に応じてリセッ
ト信号を分周カウンタ回路１０１に出力する。リセット
信号は、分周カウンタ回路１０１のフリップフロップ１
００３に入力され、フリップフロップ１００３をリセッ
トする。こうして、位相制御回路１０６は分周カウンタ
アドレス値の位相をシフトさせる。また、同様にリセッ
ト信号Ｓ４ｍの位相もシフトする。

【００５２】なお、上記実施例では、分周カウンタの位
相を“１”だけ減少させて並列データの展開順序を並べ
替える場合について説明したが、“２”あるいは“３”
等、他の値としても、さらには、分周比を増加させるよ
うにしてもよく、いずれの場合にも上記実施例と同様の
効果を奏する。

【００５３】

【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に記載されるような効果を奏する。

【００５４】ｎ：１並列直列変換回路内の分周カウンタ
からリセット信号を出力させ、下位の、ｎ：１並列直列
変換回路内の分周カウンタをリセットする構成としたの
で、同一位相に動作を制御するｎ：１並列直列変換回路
が増えても、動作制御を行う回路規模の増加を抑制で
き、また、タイミング設計および高速動作が容易とな
る。

【００５５】また、１：ｎ直列並列変換回路内の分周カ
ウンタからリセット信号を出力させ、下位の、１：ｎ直
列並列変換回路内の分周カウンタをリセットする構成と
したので、同一位相に動作を制御する１：ｎ直列並列変
換回路が増えても、同様に、動作制御を行う回路規模の
増加を抑制でき、また、タイミング設計および高速動作
が容易となる。

【００５６】第１のｎ：１並列直列変換回路内に並列デ
ータの変化点と同期した分周クロックと分周カウンタア
ドレスとの位相を比較し、その差が所定の禁止位相範囲
内の場合に分周カウンタの位相を推移させる位相比較回
路を設けることで、全てのｎ：１並列直列変換回路が安
定に同一位相で動作させることができる。

【００５７】第１の１：ｎ直列並列変換回路内に分周カ
ウンタの動作位相を制御する位相制御回路を設け、出力
される並列データが所定の並列展開順序となるように、
第１の１：ｎ直列並列変換回路のみ制御することで、全
ての１：ｎ直列並列変換回路から出力される並列データ
を同一位相で所定の並列展開順序とすることができる。

【図面の簡単な説明】

【図１】この発明の実施例１を示す構成図である。

【図２】この発明の実施例１におけるｎ：１並列直列変
換手段を示す構成図である。

【図３】この発明の実施例１の動作を説明するタイミン
グ図である。

【図４】この発明の実施例１における分周カウンタ回路
の詳細回路図である。

【図５】この発明の実施例２を示す構成図である。

【図６】この発明の実施例２における１：ｎ直列並列変
換手段を示す構成図である。

【図７】この発明の実施例２の動作を説明するタイミン
グ図である。

【図８】この発明の実施例３を示す構成図である。

【図９】この発明の実施例３におけるｎ：１並列直列変
換手段を示す構成図である。

【図１０】この発明の実施例３の動作を説明するタイミ
ング図である。

【図１１】この発明の実施例３の位相比較回路と分周カ
ウンタ回路の詳細回路図である。

【図１２】この発明の実施例４を示す構成図である。

【図１３】この発明の実施例４における直列並列変換回
路を用いたフレーム同期回路を示す構成図である。

【図１４】この発明の実施例４における１：ｎ直列並列
変換手段を示す構成図である。

【図１５】この発明の実施例４の動作を説明するタイミ
ング図である。

【図１６】この発明の実施例４の位相制御回路と分周カ
ウンタ回路の詳細回路図である。

【図１７】従来の並列直列変換回路の動作制御方式を示
す構成図である。

【図１８】従来のｎ：１並列直列変換手段を示す構成図
である。

【図１９】従来の並列直列変換回路の動作制御方式を説
明するタイミング図である。

【図２０】従来の直列並列変換回路の動作制御方式を示
す構成図である。

【図２１】従来の１：ｎ直列並列変換手段を示す構成図
である。

【図２２】従来の直列並列変換回路の動作制御方式を説
明するタイミング図である。

【符号の説明】

１ｎ：１並列直列変換手段４１：ｎ直列並列変換手段１０１分周カウンタ回路１０５位相比較回路１０６位相制御回路Ｓ２１〜Ｓ２ｍ並列データＳ３１〜Ｓ３ｍ直列データＳ４１〜Ｓ４ｍリセット信号Ｓ５分周クロックパルスＳ６位相制御信号

Claims

【特許請求の範囲】

【請求項１】少なくとも、第１と第２の並列直列変換
回路を備え、上記第１の並列直列変換回路は、第２の並
列直列変換回路をリセットするリセット信号を出力し、
上記第２の並列直列変換回路は、上記第１の並列直列変
換回路からのリセット信号に基づいてリセット処理を行
うことを特徴とする並列直列変換回路の動作制御方式。
【請求項２】上記並列直列変換回路の動作制御方式
は、さらに、第３の並列直列変換回路を備え、上記第２
の並列直列変換回路は、第１の並列直列変換回路からの
リセット信号に基づいて上記第３の並列直列変換回路を
リセットするリセット信号を出力し、上記第３の並列直
列変換回路は、上記第２の並列直列変換回路からのリセ
ット信号に基づいてリセット処理を行うことを特徴とす
る請求項１記載の並列直列変換回路の動作制御方式。
【請求項３】上記第１の並列直列変換回路は、並列直
列変換する並列データの位相と並列直列変換動作の位相
との位相差を検出し、その位相差に基づいて、並列直列
変換動作の位相を推移させる位相比較回路を備えたこと
を特徴とする請求項１記載の並列直列変換回路の動作制
御方式。
【請求項４】少なくとも、第１と第２の直列並列変換
回路を備え、上記第１の直列並列変換回路は、第２の直
列並列変換回路をリセットするリセット信号を出力し、
上記第２の直列並列変換回路は、第１の直列並列変換回
路からのリセット信号に基づいてリセット処理を行うこ
とを特徴とする直列並列変換回路の動作制御方式。
【請求項５】上記直列並列変換回路の動作制御方式
は、さらに、第３の直列並列変換回路を備え、上記第２
の直列並列変換回路は、第１の直列並列変換回路からの
リセット信号に基づいて上記第３の直列並列変換回路を
リセットするリセット信号を出力し、上記第３の直列並
列変換回路は、上記第２の直列並列変換回路からのリセ
ット処理に基づいてリセット処理を行うことを特徴とす
る請求項４記載の直列並列変換回路の動作制御方式。
【請求項６】上記第１の直列並列変換回路は、直列並
列変換動作の位相を推移させる位相制御回路を備えたこ
とを特徴とする請求項４記載の直列並列変換回路の動作
制御方式。