JPH06169069A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH06169069A JPH06169069A JP4321644A JP32164492A JPH06169069A JP H06169069 A JPH06169069 A JP H06169069A JP 4321644 A JP4321644 A JP 4321644A JP 32164492 A JP32164492 A JP 32164492A JP H06169069 A JPH06169069 A JP H06169069A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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Abstract
(57)【要約】
【目的】 絶縁膜を基板中に埋め込み、これを貫通して
トレンチを開け、下部基板をセルプレートとし、トレン
チ内部にキャパシタ誘電体膜、キャパシタ電極を埋め込
み、トレンチ上部でスイッチングトランジスタとのコン
タクトをとるようにし、微細化に適した半導体記憶装置
及びその製造方法を提供する。 【構成】 半導体記憶装置において、半導体基板１０１
中に埋め込まれた絶縁膜１０２と、この絶縁膜１０２を
貫通して形成されたトレンチ１０５と、半導体基板１０
１をプレート電極とし、トレンチ１０５内面に形成され
た誘電体薄膜１０６及びトレンチ１０５内に埋め込まれ
たストレージ電極１０７から構成されるキャパシタと、
半導体基板１０１の表面の半導体薄層１０３に形成され
たＭＩＳトランジスタとを設ける。
トレンチを開け、下部基板をセルプレートとし、トレン
チ内部にキャパシタ誘電体膜、キャパシタ電極を埋め込
み、トレンチ上部でスイッチングトランジスタとのコン
タクトをとるようにし、微細化に適した半導体記憶装置
及びその製造方法を提供する。 【構成】 半導体記憶装置において、半導体基板１０１
中に埋め込まれた絶縁膜１０２と、この絶縁膜１０２を
貫通して形成されたトレンチ１０５と、半導体基板１０
１をプレート電極とし、トレンチ１０５内面に形成され
た誘電体薄膜１０６及びトレンチ１０５内に埋め込まれ
たストレージ電極１０７から構成されるキャパシタと、
半導体基板１０１の表面の半導体薄層１０３に形成され
たＭＩＳトランジスタとを設ける。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高密度半導体記憶装
置、特に、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイナミックランダムア
クセスメモリ装置（以下、単にＤＲＡＭと略す）及びそ
の製造方法に関するものである。
置、特に、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイナミックランダムア
クセスメモリ装置（以下、単にＤＲＡＭと略す）及びそ
の製造方法に関するものである。
【０００２】
【従来の技術】従来、この種の装置としては、例えば、
特開昭６０−２２５４６２号公報に開示されるものがあ
った。図６はかかる従来のＤＲＡＭの一構成例を示す断
面図である。この図に示すように、シリコン基板１にト
レンチ２が形成されており、その中にキャパシタ電極
５、誘電体膜６及びプレート電極７から構成されるキャ
パシタが形成されている。このキャパシタと基板とは酸
化膜３で分離されている。
特開昭６０−２２５４６２号公報に開示されるものがあ
った。図６はかかる従来のＤＲＡＭの一構成例を示す断
面図である。この図に示すように、シリコン基板１にト
レンチ２が形成されており、その中にキャパシタ電極
５、誘電体膜６及びプレート電極７から構成されるキャ
パシタが形成されている。このキャパシタと基板とは酸
化膜３で分離されている。
【０００３】キャパシタに隣接して、拡散層１０、１
１、ゲート酸化膜８及びゲート電極９から構成されるス
イッチングトランジスタが形成されており、キャパシタ
電極５とスイッチングトランジスタの片方の拡散層１０
はコンタクト部４において電気的に接続されている。ま
た、スイッチングトランジスタの他方の拡散層１１には
コンタクトホール１３を介してビットライン１４が接続
されている。スイッチングトランジスタのゲート電極は
断面に垂直方向に延在し、ワードラインとしても機能す
る。最後に、パッシベーション膜１５を形成する。な
お、１２は層間絶縁膜である。
１、ゲート酸化膜８及びゲート電極９から構成されるス
イッチングトランジスタが形成されており、キャパシタ
電極５とスイッチングトランジスタの片方の拡散層１０
はコンタクト部４において電気的に接続されている。ま
た、スイッチングトランジスタの他方の拡散層１１には
コンタクトホール１３を介してビットライン１４が接続
されている。スイッチングトランジスタのゲート電極は
断面に垂直方向に延在し、ワードラインとしても機能す
る。最後に、パッシベーション膜１５を形成する。な
お、１２は層間絶縁膜である。
【０００４】
【発明が解決しようとする課題】しかしながら、上記し
た従来のＤＲＡＭでは次のような欠点があった。 トレンチの中に分離用酸化膜、キャパシタ電極を形
成しているため、キャパシタとして利用できる実効トレ
ンチ内表面積が減少してしまう。例えば、直径０．６μ
ｍのトレンチを開孔したとしても、１００ｎｍの酸化
膜、キャパシタ電極を用いると、キャパシタの実効内径
は０．２μｍにしかならない。このため、微細化してい
くと、ＤＲＡＭのセルとして必要な静電容量が得られな
くなる。
た従来のＤＲＡＭでは次のような欠点があった。 トレンチの中に分離用酸化膜、キャパシタ電極を形
成しているため、キャパシタとして利用できる実効トレ
ンチ内表面積が減少してしまう。例えば、直径０．６μ
ｍのトレンチを開孔したとしても、１００ｎｍの酸化
膜、キャパシタ電極を用いると、キャパシタの実効内径
は０．２μｍにしかならない。このため、微細化してい
くと、ＤＲＡＭのセルとして必要な静電容量が得られな
くなる。
【０００５】 キャパシタとスイッチングトランジス
タのコンタクトを両者の間に平面的に設けているので縮
小の妨げとなる。コンタクトとゲート電極との合わせ余
裕も必要であり、同様に縮小の妨げとなる。 トレンチ側壁部にできる寄生ＭＯＳ構造のため、ス
トレージノード基板間にリーク電流が発生し、メモリセ
ルの情報破壊が起こる。
タのコンタクトを両者の間に平面的に設けているので縮
小の妨げとなる。コンタクトとゲート電極との合わせ余
裕も必要であり、同様に縮小の妨げとなる。 トレンチ側壁部にできる寄生ＭＯＳ構造のため、ス
トレージノード基板間にリーク電流が発生し、メモリセ
ルの情報破壊が起こる。
【０００６】本発明は、以上述べた問題点を除去するた
め、絶縁膜を基板中に埋め込み、これを貫通してトレン
チを開け、下部基板をセルプレートとし、トレンチ内部
にキャパシタ誘電体膜、キャパシタ電極を埋め込み、ト
レンチ上部でスイッチングトランジスタとのコンタクト
をとるようにし、微細化に適した半導体記憶装置及びそ
の製造方法を提供することを目的とする。
め、絶縁膜を基板中に埋め込み、これを貫通してトレン
チを開け、下部基板をセルプレートとし、トレンチ内部
にキャパシタ誘電体膜、キャパシタ電極を埋め込み、ト
レンチ上部でスイッチングトランジスタとのコンタクト
をとるようにし、微細化に適した半導体記憶装置及びそ
の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔Ａ〕半導体記憶装置において、半導体基板中に埋め込
まれた絶縁膜と、前記絶縁膜を貫通して形成されたトレ
ンチと、前記半導体基板をプレート電極とし、前記トレ
ンチ内面に形成された誘電体薄膜及び前記トレンチ内に
埋め込まれたストレージ電極から構成されるキャパシタ
と、前記半導体基板の表面の半導体薄層に形成されたＭ
ＩＳトランジスタとを設けるようにしたものである。
成するために、 〔Ａ〕半導体記憶装置において、半導体基板中に埋め込
まれた絶縁膜と、前記絶縁膜を貫通して形成されたトレ
ンチと、前記半導体基板をプレート電極とし、前記トレ
ンチ内面に形成された誘電体薄膜及び前記トレンチ内に
埋め込まれたストレージ電極から構成されるキャパシタ
と、前記半導体基板の表面の半導体薄層に形成されたＭ
ＩＳトランジスタとを設けるようにしたものである。
【０００８】〔Ｂ〕半導体記憶装置の製造方法におい
て、半導体基板中に埋め込み絶縁膜を形成する工程と、
前記絶縁膜を貫通してトレンチを形成する工程と、前記
トレンチ内面にキャパシタ用誘電体薄膜を形成する工程
と、前記トレンチ内に導電体を埋め込む工程と、前記半
導体基板の表面の半導体薄層にＭＩＳトランジスタを形
成する工程とを施すようにしたものである。
て、半導体基板中に埋め込み絶縁膜を形成する工程と、
前記絶縁膜を貫通してトレンチを形成する工程と、前記
トレンチ内面にキャパシタ用誘電体薄膜を形成する工程
と、前記トレンチ内に導電体を埋め込む工程と、前記半
導体基板の表面の半導体薄層にＭＩＳトランジスタを形
成する工程とを施すようにしたものである。
【０００９】
【作用】本発明によれば、上記したように、１トランジ
スタ、１キャパシタ型ＭＩＳ半導体記憶装置において、
絶縁膜を埋め込んだ半導体基板に、この絶縁膜を貫通す
るトレンチを設け、その内面にキャパシタ絶縁膜とスト
レージ電極を埋め込み、半導体基板をセルプレートとし
て用い、更に半導体基板の表面の半導体薄膜にスイッチ
ングトランジスタを形成するようにしたものである。
スタ、１キャパシタ型ＭＩＳ半導体記憶装置において、
絶縁膜を埋め込んだ半導体基板に、この絶縁膜を貫通す
るトレンチを設け、その内面にキャパシタ絶縁膜とスト
レージ電極を埋め込み、半導体基板をセルプレートとし
て用い、更に半導体基板の表面の半導体薄膜にスイッチ
ングトランジスタを形成するようにしたものである。
【００１０】したがって、トレンチ間隔を近づけても隣
接セル間リークが発生せず、高密度化が可能となる。同
様に、ストレージ電極がトレンチ内側にあるので、基板
に入射したα粒子によって発生する電荷が流入せず、ソ
フトエラー耐性が向上する。また、セルプレート電極と
して従来必要であった導体層が不要となり、工程の簡略
化、高密度化を図ることができる。
接セル間リークが発生せず、高密度化が可能となる。同
様に、ストレージ電極がトレンチ内側にあるので、基板
に入射したα粒子によって発生する電荷が流入せず、ソ
フトエラー耐性が向上する。また、セルプレート電極と
して従来必要であった導体層が不要となり、工程の簡略
化、高密度化を図ることができる。
【００１１】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の実施例を示す半
導体記憶装置（メモリセル）の平面図、図２は図１のＡ
−Ａ線断面図である。これらの図に示すように、比抵抗
０．０１Ω・ｃｍ程度の高濃度Ｎ型シリコン単結晶基板
１０１上には、埋め込み酸化膜１０２、低濃度Ｐ型シリ
コン単結晶薄層１０３が形成される。これら低濃度Ｐ型
単結晶薄層１０３、埋め込み酸化膜１０２を貫通し、高
濃度Ｎ型シリコン単結晶基板１０１内へとトレンチ１０
５が形成されている。トレンチ１０５の内壁にはキャパ
シタ用誘電体薄膜１０６が形成されていて、更にその内
側にはストレージノード電極１０７が埋め込まれてい
る。
ながら詳細に説明する。図１は本発明の実施例を示す半
導体記憶装置（メモリセル）の平面図、図２は図１のＡ
−Ａ線断面図である。これらの図に示すように、比抵抗
０．０１Ω・ｃｍ程度の高濃度Ｎ型シリコン単結晶基板
１０１上には、埋め込み酸化膜１０２、低濃度Ｐ型シリ
コン単結晶薄層１０３が形成される。これら低濃度Ｐ型
単結晶薄層１０３、埋め込み酸化膜１０２を貫通し、高
濃度Ｎ型シリコン単結晶基板１０１内へとトレンチ１０
５が形成されている。トレンチ１０５の内壁にはキャパ
シタ用誘電体薄膜１０６が形成されていて、更にその内
側にはストレージノード電極１０７が埋め込まれてい
る。
【００１２】キャパシタのプレート電極としては、一定
の電位、例えばビットライン振幅の半分の電位に設定さ
れた高濃度Ｎ型シリコン単結晶基板１０１が機能する。
表面の単結晶層にはゲート酸化膜１０９、ゲート電極１
１０及びＮ+ 拡散層１１１から構成されるスイッチング
ＭＩＳトランジスタが形成されている。このＭＩＳトラ
ンジスタの片方のＮ+ 拡散層１１１は、トレンチ１０５
の上部に埋め込まれた導体プラグ１０８を介して、キャ
パシタのストレージノード電極１０７と接続されてい
る。また、前記ＭＩＳトランジスタの他方のＮ+ 拡散層
１１１は、層間絶縁膜１１２に開孔されたコンタクトホ
ール１１３を介して、ビットライン１１４に接続されて
いる。隣接セル間は分離用酸化膜１０４により絶縁分離
されている。最上層にはパッシベーション膜１１５が形
成されている。
の電位、例えばビットライン振幅の半分の電位に設定さ
れた高濃度Ｎ型シリコン単結晶基板１０１が機能する。
表面の単結晶層にはゲート酸化膜１０９、ゲート電極１
１０及びＮ+ 拡散層１１１から構成されるスイッチング
ＭＩＳトランジスタが形成されている。このＭＩＳトラ
ンジスタの片方のＮ+ 拡散層１１１は、トレンチ１０５
の上部に埋め込まれた導体プラグ１０８を介して、キャ
パシタのストレージノード電極１０７と接続されてい
る。また、前記ＭＩＳトランジスタの他方のＮ+ 拡散層
１１１は、層間絶縁膜１１２に開孔されたコンタクトホ
ール１１３を介して、ビットライン１１４に接続されて
いる。隣接セル間は分離用酸化膜１０４により絶縁分離
されている。最上層にはパッシベーション膜１１５が形
成されている。
【００１３】ＭＩＳトランジスタのゲート電極１１０は
ワードラインをも兼ね、断面の垂直方向の他のセル上に
も延在している。任意の一本のワードラインがメモリセ
ルアレイ周辺に設けられたデコーダによって選択される
と、そのワードラインがハイレベルになりＭＩＳトラン
ジスタを導通状態にし、ビットラインの情報がキャパシ
タに書き込まれる。また、逆にキャパシタの情報がビッ
トラインに読み出される。ワードラインが非選択の時に
は、ワードラインはローレベルであり、トランジスタは
非導通状態でキャパシタの情報は保持される。
ワードラインをも兼ね、断面の垂直方向の他のセル上に
も延在している。任意の一本のワードラインがメモリセ
ルアレイ周辺に設けられたデコーダによって選択される
と、そのワードラインがハイレベルになりＭＩＳトラン
ジスタを導通状態にし、ビットラインの情報がキャパシ
タに書き込まれる。また、逆にキャパシタの情報がビッ
トラインに読み出される。ワードラインが非選択の時に
は、ワードラインはローレベルであり、トランジスタは
非導通状態でキャパシタの情報は保持される。
【００１４】次に、上述した実施例の半導体記憶装置
（メモリセル）の製造方法について、図３乃至図５を用
いて説明する。 （１）まず、図３（ａ）に示すように、不純物濃度５×
１０14ｃｍ-3程度の低濃度Ｐ型（１００）シリコン単結
晶１５１に熱酸化膜１０２を５００ｎｍ程度つけ、この
酸化膜１０２の面と、別に用意した鏡面研磨された比抵
抗０．０１Ωｃｍ程度の高濃度Ｎ型シリコン単結晶基板
１０１を密着させ、１１００℃程度のアニールを加え、
ファンデアワールス力により接着させる。
（メモリセル）の製造方法について、図３乃至図５を用
いて説明する。 （１）まず、図３（ａ）に示すように、不純物濃度５×
１０14ｃｍ-3程度の低濃度Ｐ型（１００）シリコン単結
晶１５１に熱酸化膜１０２を５００ｎｍ程度つけ、この
酸化膜１０２の面と、別に用意した鏡面研磨された比抵
抗０．０１Ωｃｍ程度の高濃度Ｎ型シリコン単結晶基板
１０１を密着させ、１１００℃程度のアニールを加え、
ファンデアワールス力により接着させる。
【００１５】（２）次いで、Ｐ型（１００）シリコン単
結晶１５１側を機械研磨により削り、図３（ｂ）に示す
ように、最終的な低濃度Ｐ型単結晶薄層１０３の厚みを
２５０ｎｍ程度に仕上げる。 （３）隣接セル間の分離用酸化膜１０４を選択酸化法に
より形成し、５０ｎｍ程度の酸化膜１５２、２０ｎｍ程
度の窒化シリコン膜１５３、５００ｎｍ程度の酸化膜１
５４を順次形成した後、ホトレジスト１５５をホトリソ
グラフィ技術によりパターニングする。ホトレジストパ
ターンをマスクにして、図３（ｃ）に示すように、酸化
膜１５４、窒化シリコン膜１５３、酸化膜１５２、低濃
度Ｐ型単結晶薄層１０３、酸化膜１０２をドライエッチ
ングにより、順次エッチングする。
結晶１５１側を機械研磨により削り、図３（ｂ）に示す
ように、最終的な低濃度Ｐ型単結晶薄層１０３の厚みを
２５０ｎｍ程度に仕上げる。 （３）隣接セル間の分離用酸化膜１０４を選択酸化法に
より形成し、５０ｎｍ程度の酸化膜１５２、２０ｎｍ程
度の窒化シリコン膜１５３、５００ｎｍ程度の酸化膜１
５４を順次形成した後、ホトレジスト１５５をホトリソ
グラフィ技術によりパターニングする。ホトレジストパ
ターンをマスクにして、図３（ｃ）に示すように、酸化
膜１５４、窒化シリコン膜１５３、酸化膜１５２、低濃
度Ｐ型単結晶薄層１０３、酸化膜１０２をドライエッチ
ングにより、順次エッチングする。
【００１６】（４）次いで、レジストを除去した後、酸
化膜１５４をマスクにして、シリコン単結晶基板１０１
にトレンチ１０５を形成する。トレンチ１０５の深さは
トレンチ開孔周面長キャパシタ誘電体の誘電率と膜厚及
び必要容量によって決定されるが、例えば、２５６Ｍビ
ットＤＲＡＭへの適用を考え、トレンチ開孔径０．３μ
ｍ、酸化膜換算で５ｎｍの窒化膜を用い、２５ｆＦの容
量が必要な場合、深さは約４μｍとなる。次に、トレン
チ１０５を形成後、マスクとして用いた酸化膜１５４を
窒化シリコン膜１５３をストッパ膜として除去し、更
に、図４（ａ）に示すように、不要となったストッパ膜
としての窒化シリコン膜１５３も除去する。
化膜１５４をマスクにして、シリコン単結晶基板１０１
にトレンチ１０５を形成する。トレンチ１０５の深さは
トレンチ開孔周面長キャパシタ誘電体の誘電率と膜厚及
び必要容量によって決定されるが、例えば、２５６Ｍビ
ットＤＲＡＭへの適用を考え、トレンチ開孔径０．３μ
ｍ、酸化膜換算で５ｎｍの窒化膜を用い、２５ｆＦの容
量が必要な場合、深さは約４μｍとなる。次に、トレン
チ１０５を形成後、マスクとして用いた酸化膜１５４を
窒化シリコン膜１５３をストッパ膜として除去し、更
に、図４（ａ）に示すように、不要となったストッパ膜
としての窒化シリコン膜１５３も除去する。
【００１７】（５）続いて、図４（ｂ）に示すように、
キャパシタ用誘電体膜１０６として窒化シリコン膜をＣ
ＶＤ法により堆積し、リンを高濃度に含んだ多結晶シリ
コン１５６を全面に堆積してトレンチ１０５を完全に埋
め込む。 （６）次に、図４（ｃ）に示すように、全面ドライエッ
チングにより、トレンチ１０５内のみに多結晶シリコン
を残し、キャパシタのストレージ電極１０７を形成す
る。このとき酸化膜１５２がエッチングストッパとして
働くとともに、窒化シリコン膜１５３のストレージ電極
形成部分以外もエッチングされる。また、ストレージ電
極の上部は埋め込み酸化膜１０２の中程の部分にくるよ
うにコントロールする。
キャパシタ用誘電体膜１０６として窒化シリコン膜をＣ
ＶＤ法により堆積し、リンを高濃度に含んだ多結晶シリ
コン１５６を全面に堆積してトレンチ１０５を完全に埋
め込む。 （６）次に、図４（ｃ）に示すように、全面ドライエッ
チングにより、トレンチ１０５内のみに多結晶シリコン
を残し、キャパシタのストレージ電極１０７を形成す
る。このとき酸化膜１５２がエッチングストッパとして
働くとともに、窒化シリコン膜１５３のストレージ電極
形成部分以外もエッチングされる。また、ストレージ電
極の上部は埋め込み酸化膜１０２の中程の部分にくるよ
うにコントロールする。
【００１８】（７）更に、全面に多結晶シリコン１０８
を堆積し、同様な方法により、全面エッチングを行いト
レンチ上部を埋め込み、ストレージ電極と低濃度Ｐ型単
結晶薄層１０３とを接続する。その後、図５（ａ）に示
すように、不要になったストッパとしての酸化膜１５２
を除去する。以上の工程で、キャパシタがトレンチに完
全に埋め込まれた形で作られる。
を堆積し、同様な方法により、全面エッチングを行いト
レンチ上部を埋め込み、ストレージ電極と低濃度Ｐ型単
結晶薄層１０３とを接続する。その後、図５（ａ）に示
すように、不要になったストッパとしての酸化膜１５２
を除去する。以上の工程で、キャパシタがトレンチに完
全に埋め込まれた形で作られる。
【００１９】（８）続いて、図５（ｂ）に示すように、
スイッチングトランジスタを低濃度Ｐ型単結晶薄層１０
３上に形成していく。すなわち、熱酸化により、膜厚１
０ｎｍ程度のゲート酸化膜１０９を形成し、その上にゲ
ート電極１１０となるリンを高濃度にドープした多結晶
シリコンを堆積、パターニングする。ゲート電極１１０
をマスクにして、ヒ素をイオン注入してＮ+ 拡散層１１
１を形成する。イオン注入した不純物の活性化アニール
を行った後、拡散層が埋め込み酸化膜に達するようにな
る。
スイッチングトランジスタを低濃度Ｐ型単結晶薄層１０
３上に形成していく。すなわち、熱酸化により、膜厚１
０ｎｍ程度のゲート酸化膜１０９を形成し、その上にゲ
ート電極１１０となるリンを高濃度にドープした多結晶
シリコンを堆積、パターニングする。ゲート電極１１０
をマスクにして、ヒ素をイオン注入してＮ+ 拡散層１１
１を形成する。イオン注入した不純物の活性化アニール
を行った後、拡散層が埋め込み酸化膜に達するようにな
る。
【００２０】（９）続いて、図５（ｃ）に示すように、
層間絶縁膜１１２として、ＢＰＳＧ（ボロ・フォスフォ
・シリケート・ガラス）などの膜を堆積し、リフローを
行い平坦化を行った後、ビットラインとの接続をとるた
めのコンタクトホール１１３を開孔する。以降、図示は
省略するがビットラインをポリサイド等で形成し、メモ
リセルの主要工程を終了する。
層間絶縁膜１１２として、ＢＰＳＧ（ボロ・フォスフォ
・シリケート・ガラス）などの膜を堆積し、リフローを
行い平坦化を行った後、ビットラインとの接続をとるた
めのコンタクトホール１１３を開孔する。以降、図示は
省略するがビットラインをポリサイド等で形成し、メモ
リセルの主要工程を終了する。
【００２１】必要であれば、アルミ等のメタル配線工程
を付加し、最後にパッシベーション膜をつけ、半導体記
憶装置の製造工程を終了する。なお、本発明は上記実施
例に限定されるものではなく、本発明の趣旨に基づいて
種々の変形が可能であり、これらを本発明の範囲から排
除するものではない。
を付加し、最後にパッシベーション膜をつけ、半導体記
憶装置の製造工程を終了する。なお、本発明は上記実施
例に限定されるものではなく、本発明の趣旨に基づいて
種々の変形が可能であり、これらを本発明の範囲から排
除するものではない。
【００２２】
【発明の効果】以上詳細に説明したように、本発明によ
れば、次のような効果を奏することができる。第１に、 （１）高濃度基板をセルプレート電極とし、トレンチ内
にストレージ電極を入れるようにしたので、トレンチ間
隔を近づけても隣接セル間リークが発生せず、高密度化
が可能となる。
れば、次のような効果を奏することができる。第１に、 （１）高濃度基板をセルプレート電極とし、トレンチ内
にストレージ電極を入れるようにしたので、トレンチ間
隔を近づけても隣接セル間リークが発生せず、高密度化
が可能となる。
【００２３】（２）同様に、ストレージ電極がトレンチ
内側にあるので、基板に入射したα粒子によって発生す
る電荷が流入せず、ソフトエラー耐性が向上する。 （３）また、セルプレート電極として従来必要であった
導体層が不要となり、工程の簡略化、高密度化を図るこ
とができる。 （４）更に、トレンチ内に直接キャパシタ誘電体膜が形
成されているので、トレンチ内表面積を最大に利用で
き、大きな静電容量を得ることができる。
内側にあるので、基板に入射したα粒子によって発生す
る電荷が流入せず、ソフトエラー耐性が向上する。 （３）また、セルプレート電極として従来必要であった
導体層が不要となり、工程の簡略化、高密度化を図るこ
とができる。 （４）更に、トレンチ内に直接キャパシタ誘電体膜が形
成されているので、トレンチ内表面積を最大に利用で
き、大きな静電容量を得ることができる。
【００２４】第２に、 （１）キャパシタのストレージ電極とスイッチングトラ
ンジスタとの接続をキャパシタを形成したトレンチ上部
に埋め込んだ多結晶シリコンによってとっているので、
コンタクトホールを別途設ける必要がなく、工程の簡略
化を図ることができる。
ンジスタとの接続をキャパシタを形成したトレンチ上部
に埋め込んだ多結晶シリコンによってとっているので、
コンタクトホールを別途設ける必要がなく、工程の簡略
化を図ることができる。
【００２５】（２）更に、コンタクトホールを設けるス
ペース及びコンタクトホールと他の電極との合わせ余裕
が不要になり、高密度化を図ることができる。 第３に、 （１）埋め込み酸化膜上の薄シリコン単結晶層内にスイ
ッチングトランジスタを形成しているので、完全空乏型
のＭＩＳトランジスタとすることができ、サブスレッシ
ョルド特性を大幅に改善でき、低い閾値電圧で良好なオ
フ特性が得られる。すなわち、キャパシタへの書き込み
電圧を大きくでき、かつデータ保持時間を長くすること
ができ、高品質化を図ることができる。
ペース及びコンタクトホールと他の電極との合わせ余裕
が不要になり、高密度化を図ることができる。 第３に、 （１）埋め込み酸化膜上の薄シリコン単結晶層内にスイ
ッチングトランジスタを形成しているので、完全空乏型
のＭＩＳトランジスタとすることができ、サブスレッシ
ョルド特性を大幅に改善でき、低い閾値電圧で良好なオ
フ特性が得られる。すなわち、キャパシタへの書き込み
電圧を大きくでき、かつデータ保持時間を長くすること
ができ、高品質化を図ることができる。
【００２６】（２）更に、基板に入射したα粒子によっ
て発生する電荷が埋め込み酸化膜でブロックされるの
で、ソフトエラーに対して極めて耐性が高くなる。
て発生する電荷が埋め込み酸化膜でブロックされるの
で、ソフトエラーに対して極めて耐性が高くなる。
【図１】本発明の実施例を示す半導体記憶装置（メモリ
セル）の平面図である。
セル）の平面図である。
【図２】図２は図１のＡ−Ａ線断面図である。
【図３】本発明の実施例を示す半導体記憶装置（メモリ
セル）の製造工程断面（その１）図である。
セル）の製造工程断面（その１）図である。
【図４】本発明の実施例を示す半導体記憶装置（メモリ
セル）の製造工程断面（その２）図である。
セル）の製造工程断面（その２）図である。
【図５】本発明の実施例を示す半導体記憶装置（メモリ
セル）の製造工程断面（その３）図である。
セル）の製造工程断面（その３）図である。
【図６】従来のＤＲＡＭの一構成例を示す断面図であ
る。
る。
１０１ 高濃度Ｎ型シリコン単結晶基板 １０２ 埋め込み酸化膜 １０３ 低濃度Ｐ型シリコン単結晶薄層 １０４ 分離用酸化膜 １０５ トレンチ １０６ キャパシタ用誘電体薄膜 １０７ ストレージノード電極 １０８ 導体プラグ １０９ ゲート酸化膜 １１０ ゲート電極 １１１ Ｎ+ 拡散層 １１２ 層間絶縁膜 １１３ コンタクトホール １１４ ビットライン １１５ パッシベーション膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｃ
Claims (9)
- 【請求項１】（ａ）半導体基板中に埋め込まれた絶縁膜
と、（ｂ）前記絶縁膜を貫通して形成されたトレンチ
と、（ｃ）前記半導体基板をプレート電極とし、前記ト
レンチ内面に形成された誘電体薄膜及び前記トレンチ内
に埋め込まれたストレージ電極から構成されるキャパシ
タと、（ｄ）前記半導体基板の表面の半導体薄層に形成
されたＭＩＳトランジスタとを有することを特徴とする
半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、前記ストレージ電極とＭＩＳトランジスタとが前記
トレンチ上部で接続されることを特徴とする半導体記憶
装置。 - 【請求項３】 請求項１記載の半導体記憶装置におい
て、前記半導体基板中に埋め込まれた絶縁膜の上下にお
いて導電型が異なることを特徴とする半導体記憶装置。 - 【請求項４】 請求項１記載の半導体記憶装置におい
て、前記ＭＩＳトランジスタのチャネル領域の不純物濃
度が１０16ｃｍ-3以下で、かつソース・ドレイン拡散層
が埋め込み絶縁膜に達していることを特徴とする半導体
記憶装置。 - 【請求項５】（ａ）半導体基板中に埋め込み絶縁膜を形
成する工程と、（ｂ）前記絶縁膜を貫通してトレンチを
形成する工程と、（ｃ）前記トレンチ内面にキャパシタ
用誘電体薄膜を形成する工程と、（ｄ）前記トレンチ内
に導電体を埋め込む工程と、（ｅ）前記半導体基板の表
面の半導体薄層にＭＩＳトランジスタを形成する工程と
を施すことを特徴とする半導体記憶装置の製造方法。 - 【請求項６】 請求項５記載の半導体記憶装置の製造方
法において、前記トレンチ内に埋め込む導電体をトレン
チの一部まで埋め込んだ後、第２の導電体によりトレン
チを埋め込みキャパシタと半導体基板の表面の半導体薄
層との電気的接続をとることを特徴とする半導体記憶装
置の製造方法。 - 【請求項７】 請求項５記載の半導体記憶装置の製造方
法において、２枚の半導体基板のいずれかあるいは両方
に絶縁膜を形成した後、貼り合わせ、片側の基板を薄膜
化して埋め込み絶縁膜を形成することを特徴とする半導
体記憶装置の製造方法。 - 【請求項８】 請求項７記載の半導体記憶装置の製造方
法において、２枚の半導体基板が反対の導電型で薄膜化
されない方が高濃度、薄膜化される方が低濃度であるこ
とを特徴とする半導体記憶装置の製造方法。 - 【請求項９】 請求項５記載の半導体記憶装置の製造方
法において、前記半導体基板の表面の半導体薄層の不純
物濃度が１０16ｃｍ-3以下で、かつＭＩＳトランジスタ
のソース・ドレイン高濃度拡散層が埋め込み絶縁膜に到
達するように形成することを特徴とする半導体記憶装置
の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32164492A JP3439493B2 (ja) | 1992-12-01 | 1992-12-01 | 半導体記憶装置の製造方法 |
| KR1019930023216A KR100232393B1 (ko) | 1992-12-01 | 1993-11-03 | 반도체 기억장치 및 그의 제조방법 |
| US08/156,620 US5442211A (en) | 1992-12-01 | 1993-11-23 | One-transistor one-capacitor memory cell structure for DRAMs |
| US08/366,505 US5618745A (en) | 1992-12-01 | 1994-12-30 | Method of manufacturing a one transistor one-capacitor memory cell structure with a trench containing a conductor penetrating a buried insulating film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32164492A JP3439493B2 (ja) | 1992-12-01 | 1992-12-01 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06169069A true JPH06169069A (ja) | 1994-06-14 |
| JP3439493B2 JP3439493B2 (ja) | 2003-08-25 |
Family
ID=18134805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32164492A Expired - Fee Related JP3439493B2 (ja) | 1992-12-01 | 1992-12-01 | 半導体記憶装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5442211A (ja) |
| JP (1) | JP3439493B2 (ja) |
| KR (1) | KR100232393B1 (ja) |
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| US7227223B2 (en) | 1999-09-24 | 2007-06-05 | Kabushiki Kaisha Toshiba | Power MOS transistor having trench gate |
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| KR0151012B1 (ko) * | 1994-11-30 | 1998-10-01 | 김광호 | 매몰 비트라인 디램 셀 및 제조방법 |
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