JP3311205B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JP3311205B2 JP3311205B2 JP17696995A JP17696995A JP3311205B2 JP 3311205 B2 JP3311205 B2 JP 3311205B2 JP 17696995 A JP17696995 A JP 17696995A JP 17696995 A JP17696995 A JP 17696995A JP 3311205 B2 JP3311205 B2 JP 3311205B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
- H01L29/945—Trench capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明の半導体記憶装置及び
その製造方法に関わり、特にＳＯＩ基板を用いた高集積
ＤＲＡＭ及びその製造方法に関する。
その製造方法に関わり、特にＳＯＩ基板を用いた高集積
ＤＲＡＭ及びその製造方法に関する。
【０００２】
【従来の技術】高集積DRAMの例として，例えば，L.Nesb
it et al., "A 0.6 um2 256Mb TrenchDRAM Cell With S
elf-Aligned BuriEd STrap", 1993 IEDM Technical Dig
est,pp.627-630, 1993 及び，G.Bronner et al., "A F
ully Planarized 0.25um CMOS Technology for 256Mbit
DRAM and Beyond", 1995 Symposium on VLSI Technolo
gy Digest of Technical Papers, pp.15-16, 1995 に記
載されているBEST（BuriEd STrap）セルが挙げられる。
it et al., "A 0.6 um2 256Mb TrenchDRAM Cell With S
elf-Aligned BuriEd STrap", 1993 IEDM Technical Dig
est,pp.627-630, 1993 及び，G.Bronner et al., "A F
ully Planarized 0.25um CMOS Technology for 256Mbit
DRAM and Beyond", 1995 Symposium on VLSI Technolo
gy Digest of Technical Papers, pp.15-16, 1995 に記
載されているBEST（BuriEd STrap）セルが挙げられる。
【０００３】図８を用いてBESTセルを説明する。半導体
基板に形成されたP-Well 32 上にゲート酸化膜 42 ，WS
i 膜／Poly Si 膜からなるゲート電極 43 ，ソース／ド
レイン拡散層 45 より構成されるMOSFETが形成されてい
る。MOSFET近傍にはトレンチ33 が形成され，トレンチ
下部において，埋め込みN-Well 31 ，ON膜 34 ，PolySi
膜 35 より構成されるキャパシタが形成されている。
トレンチ中部には，内壁に沿って酸化膜カラー 36 が形
成され，内部にはPoly Si 膜 37 が形成されている。MO
SFETの一方のソース／ドレイン拡散層は埋め込みストラ
ップ 40 と接続し，トレンチ上部に形成された側壁コン
タクト 38 を介してPoly Si 膜 39 と接続している。Po
ly Si 膜 39,37,35 は互いに接続され，トレンチを充填
している。トレンチ上部において，埋め込みストラップ
40 と対向するように素子分離領域であるSTI （Shallo
w Trench Isolation） 41 が形成されている。ゲート電
極43 の上部にはSiN 膜 44 が形成され，側壁にはサイ
ドウォールスペイサー 46が形成されている。サイドウ
ォールスペイサー 46 上に平坦化された層間BPSG膜47
が形成され，MOSFETの他方のソース／ドレイン拡散層上
に，ゲート電極 43に対して自己整合的にSAC （Self-Al
igned Contact）48が開孔され，SAC 48はPoly Si プラ
グ 49 で充填されている。層間BPSG膜 47 上にはPoly S
i プラグ 49に接続するビット線 50 が形成されてい
る。
基板に形成されたP-Well 32 上にゲート酸化膜 42 ，WS
i 膜／Poly Si 膜からなるゲート電極 43 ，ソース／ド
レイン拡散層 45 より構成されるMOSFETが形成されてい
る。MOSFET近傍にはトレンチ33 が形成され，トレンチ
下部において，埋め込みN-Well 31 ，ON膜 34 ，PolySi
膜 35 より構成されるキャパシタが形成されている。
トレンチ中部には，内壁に沿って酸化膜カラー 36 が形
成され，内部にはPoly Si 膜 37 が形成されている。MO
SFETの一方のソース／ドレイン拡散層は埋め込みストラ
ップ 40 と接続し，トレンチ上部に形成された側壁コン
タクト 38 を介してPoly Si 膜 39 と接続している。Po
ly Si 膜 39,37,35 は互いに接続され，トレンチを充填
している。トレンチ上部において，埋め込みストラップ
40 と対向するように素子分離領域であるSTI （Shallo
w Trench Isolation） 41 が形成されている。ゲート電
極43 の上部にはSiN 膜 44 が形成され，側壁にはサイ
ドウォールスペイサー 46が形成されている。サイドウ
ォールスペイサー 46 上に平坦化された層間BPSG膜47
が形成され，MOSFETの他方のソース／ドレイン拡散層上
に，ゲート電極 43に対して自己整合的にSAC （Self-Al
igned Contact）48が開孔され，SAC 48はPoly Si プラ
グ 49 で充填されている。層間BPSG膜 47 上にはPoly S
i プラグ 49に接続するビット線 50 が形成されてい
る。
【０００４】BESTセルの製造方法は，半導体基板に埋め
込みN-Well 31 を形成し，次に，トレンチ 33 を形成す
る。トレンチ下部にAsを拡散させn ＋拡散層を形成し，
内壁にON膜 34 を形成し，Poly Si 膜 35 で充填する。
Poly Si 膜 35 をトレンチ中部までエッチバックし，内
壁に沿って酸化膜カラー 36 を形成する。Poly Si 膜37
で再度充填し，エッチバックにより酸化膜カラー 36
の一部を露出させる。露出した酸化膜カラー 36 をエッ
チングし，側壁コンタクト 38 を形成する。次に，Poly
Si 膜 39 を埋め込み，基板表面までエッチバックし，
熱処理を施して埋め込みストラップ 40 を形成する。次
に，所定の位置にSTI 41を形成し，イオン注入法でP-We
ll 32 を形成する。次に，ゲート酸化膜 42 ，ゲート電
極 43 ，SiN 膜 44 を順次形成，パターニングし，これ
をマスクにソース／ドレイン拡散層 45 を形成する。ゲ
ート電極側壁にサイドウォールスペイサー 46 を形成
し，サイドウォールスペイサー 46 上に層間BPSG膜 47
を形成し平坦化する。次に，ソース／ドレイン拡散層上
に，ゲート電極 43 に対して自己整合的にSAC 48を開孔
し，Poly Si プラグ 49 で充填する。次に，層間BPSG膜
47 上にPoly Si プラグ 49 と接続するビット線 50 を
形成する。
込みN-Well 31 を形成し，次に，トレンチ 33 を形成す
る。トレンチ下部にAsを拡散させn ＋拡散層を形成し，
内壁にON膜 34 を形成し，Poly Si 膜 35 で充填する。
Poly Si 膜 35 をトレンチ中部までエッチバックし，内
壁に沿って酸化膜カラー 36 を形成する。Poly Si 膜37
で再度充填し，エッチバックにより酸化膜カラー 36
の一部を露出させる。露出した酸化膜カラー 36 をエッ
チングし，側壁コンタクト 38 を形成する。次に，Poly
Si 膜 39 を埋め込み，基板表面までエッチバックし，
熱処理を施して埋め込みストラップ 40 を形成する。次
に，所定の位置にSTI 41を形成し，イオン注入法でP-We
ll 32 を形成する。次に，ゲート酸化膜 42 ，ゲート電
極 43 ，SiN 膜 44 を順次形成，パターニングし，これ
をマスクにソース／ドレイン拡散層 45 を形成する。ゲ
ート電極側壁にサイドウォールスペイサー 46 を形成
し，サイドウォールスペイサー 46 上に層間BPSG膜 47
を形成し平坦化する。次に，ソース／ドレイン拡散層上
に，ゲート電極 43 に対して自己整合的にSAC 48を開孔
し，Poly Si プラグ 49 で充填する。次に，層間BPSG膜
47 上にPoly Si プラグ 49 と接続するビット線 50 を
形成する。
【０００５】
【発明が解決しようとする課題】ところが，従来のBEST
セルの場合，次のような問題点がある。第１に，必要な
キャパシタ容量を確保するために，深いトレンチ，或い
は薄いON膜が必要であるが，トレンチの高アスペクト
化，ON膜の薄膜化共に，限界に近づきつつあり，更なる
高集積化が出来ない。
セルの場合，次のような問題点がある。第１に，必要な
キャパシタ容量を確保するために，深いトレンチ，或い
は薄いON膜が必要であるが，トレンチの高アスペクト
化，ON膜の薄膜化共に，限界に近づきつつあり，更なる
高集積化が出来ない。
【０００６】第２に，Bulk Si 上に形成されるMOSFETを
用いるため，ソース／ドレイン拡散層と基板とのジャン
クション容量が大きく，高速化が出来ない。第３に，Bu
lk Si 上に形成されるMOSFETを用いるため，低消費電力
化が出来ない。
用いるため，ソース／ドレイン拡散層と基板とのジャン
クション容量が大きく，高速化が出来ない。第３に，Bu
lk Si 上に形成されるMOSFETを用いるため，低消費電力
化が出来ない。
【０００７】第４に，STI 41の深さは，側壁コンタクト
38 の深さより深くなければならず，厳しい制御性が要
求され，高歩留が得られない。第５に，酸化膜カラー及
び側壁コンタクトの形成工程が長く複雑であること，及
びトレンチをPoly Si 膜で埋め込む工程が３度と長いこ
とから，製造コストが高い。
38 の深さより深くなければならず，厳しい制御性が要
求され，高歩留が得られない。第５に，酸化膜カラー及
び側壁コンタクトの形成工程が長く複雑であること，及
びトレンチをPoly Si 膜で埋め込む工程が３度と長いこ
とから，製造コストが高い。
【０００８】本発明は、上記欠点に鑑みてなされてもの
で、高集積化・高速化が可能であり、低消費電力の半導
体記憶装置を提供し、同時に低コストかつ高歩留の半導
体記憶装置の製造方法を提供することを目的とする。
で、高集積化・高速化が可能であり、低消費電力の半導
体記憶装置を提供し、同時に低コストかつ高歩留の半導
体記憶装置の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、本発明では、絶縁膜層を有するＳＯＩ基板と、ＳＯ
Ｉ基板上に形成されたＭＯＳトランジスタと、ＭＯＳト
ランジスタ近傍に形成されたトレンチと、トレンチの外
側において、トレンチに接するようにＳＯＩ基板の絶縁
膜層領域に埋め込まれた導電膜とを具備することを特徴
とする半導体記憶装置を提供する。
に、本発明では、絶縁膜層を有するＳＯＩ基板と、ＳＯ
Ｉ基板上に形成されたＭＯＳトランジスタと、ＭＯＳト
ランジスタ近傍に形成されたトレンチと、トレンチの外
側において、トレンチに接するようにＳＯＩ基板の絶縁
膜層領域に埋め込まれた導電膜とを具備することを特徴
とする半導体記憶装置を提供する。
【００１０】ここで、導電膜は前記ＭＯＳトランジスタ
のソース・ドレイン領域の裏面と接しているのが望まし
い。より詳細には、本発明においては、第１の半導体層
と、その上に形成された絶縁膜層と、さらにその上に形
成された第２の半導体層とから構成される半導体基板
と、半導体基板の第２の半導体層に形成されたＭＯＳト
ランジスタと、ＭＯＳトランジスタ近傍に位置し、第２
の半導体層及び絶縁膜層を貫き第１の半導体層に達する
トレンチと、トレンチの内部に充填した第１の導電部材
と、トレンチの外周部の絶縁膜層上部近傍を切り欠くこ
とにより形成した領域に位置する、ＭＯＳトランジスタ
の一方電極と第１の導電部材とを接続する第２の導電部
材とから構成されることを特徴とする半導体記憶装置を
提供する。
のソース・ドレイン領域の裏面と接しているのが望まし
い。より詳細には、本発明においては、第１の半導体層
と、その上に形成された絶縁膜層と、さらにその上に形
成された第２の半導体層とから構成される半導体基板
と、半導体基板の第２の半導体層に形成されたＭＯＳト
ランジスタと、ＭＯＳトランジスタ近傍に位置し、第２
の半導体層及び絶縁膜層を貫き第１の半導体層に達する
トレンチと、トレンチの内部に充填した第１の導電部材
と、トレンチの外周部の絶縁膜層上部近傍を切り欠くこ
とにより形成した領域に位置する、ＭＯＳトランジスタ
の一方電極と第１の導電部材とを接続する第２の導電部
材とから構成されることを特徴とする半導体記憶装置を
提供する。
【００１１】ここで、第２の導電部材は前記ＭＯＳトラ
ンジスタの一方電極の前記絶縁膜層側と接触している。
また、本発明においては、上述の構造の半導体記憶装置
を製造する好適な方法として、絶縁膜層を有するＳＯＩ
基板にトレンチを形成する工程と、トレンチ内部から絶
縁膜層の一部をエッチングする工程と、エッチング工程
によりエッチングされた領域に導電膜を充填する工程と
を具備することを特徴とする半導体記憶装置の製造方法
を提供する。
ンジスタの一方電極の前記絶縁膜層側と接触している。
また、本発明においては、上述の構造の半導体記憶装置
を製造する好適な方法として、絶縁膜層を有するＳＯＩ
基板にトレンチを形成する工程と、トレンチ内部から絶
縁膜層の一部をエッチングする工程と、エッチング工程
によりエッチングされた領域に導電膜を充填する工程と
を具備することを特徴とする半導体記憶装置の製造方法
を提供する。
【００１２】より詳細には、本発明においては、第１の
半導体層と、その上に形成された第１の絶縁膜層と、さ
らにその上に形成された第２の半導体層とから構成され
る半導体基板に、第２の半導体層及び第１の絶縁膜層を
貫き第１の半導体層に達するトレンチを形成する工程
と、トレンチ内部に第２の絶縁膜を形成する工程と、ト
レンチ内部を第１の導電膜で第１の導電膜を第１の絶縁
膜層の近傍の領域まで充填する工程と、トレンチの外周
部の絶縁膜層上部近傍をトレンチ内部からエッチングす
る工程と、エッチング工程によりエッチングされた領域
とトレンチ内部を第２の導電膜で充填する工程と、第２
の半導体層に一方電極が第２の導電膜に接触するＭＯＳ
トランジスタを形成する工程とを具備することを特徴と
する半導体記憶装置の製造方法を提供する。
半導体層と、その上に形成された第１の絶縁膜層と、さ
らにその上に形成された第２の半導体層とから構成され
る半導体基板に、第２の半導体層及び第１の絶縁膜層を
貫き第１の半導体層に達するトレンチを形成する工程
と、トレンチ内部に第２の絶縁膜を形成する工程と、ト
レンチ内部を第１の導電膜で第１の導電膜を第１の絶縁
膜層の近傍の領域まで充填する工程と、トレンチの外周
部の絶縁膜層上部近傍をトレンチ内部からエッチングす
る工程と、エッチング工程によりエッチングされた領域
とトレンチ内部を第２の導電膜で充填する工程と、第２
の半導体層に一方電極が第２の導電膜に接触するＭＯＳ
トランジスタを形成する工程とを具備することを特徴と
する半導体記憶装置の製造方法を提供する。
【００１３】ここで、第２の導電膜の充填工程とＭＯＳ
トランジスタの形成工程との間に、トレンチの少なくと
も一部を覆う領域に素子分離絶縁膜を形成する工程が挿
入されていればなお望ましい。
トランジスタの形成工程との間に、トレンチの少なくと
も一部を覆う領域に素子分離絶縁膜を形成する工程が挿
入されていればなお望ましい。
【００１４】さらに、素子分離絶縁膜は、第２の半導体
層及び第２の導電膜をエッチングし、このエッチング工
程により形成された素子分離用トレンチ内部に第３の絶
縁膜を充填することにより形成する。
層及び第２の導電膜をエッチングし、このエッチング工
程により形成された素子分離用トレンチ内部に第３の絶
縁膜を充填することにより形成する。
【００１５】
【発明の実施の形態】つづいて、本発明の最良の実施形
態を図１〜図７を参照して説明する。図１は本発明の半
導体記憶装置に関わる断面図である。本発明のメモリセ
ルはＮ型の単結晶シリコン基板1 上にシリコン酸化膜2
およびＰ型の単結晶シリコン膜3 が積層形成してなるＳ
ＯＩ基板4 に形成する。半導体膜3 上にゲート酸化膜14
，WSi 膜／Poly Si 膜からなるゲート電極 15 ，ソー
ス／ドレイン拡散層 17 より構成されるMOSFETが形成さ
れている。MOSFET近傍には埋め込み酸化膜2 を貫通し半
導体基板1 内に突出したトレンチ 8が形成され，ここに
はON膜 9，PolySi 膜 10 より構成されるキャパシタが
形成されている。トレンチ上部の埋め込み酸化膜上方近
傍には、該埋め込み酸化膜2 のをトレンチ内部よりエッ
チングすることによりオーバーハング部 11 が形成され
ており、この内部にはPoly Si 膜12 が充填されてい
る。このPoly Si 膜 12 はMOSFETのソース／ドレイン拡
散層17 の一方と接続されている。このMOSFETの一方の
ソース／ドレイン拡散層は裏面より（すなわち埋め込み
酸化膜12側より）Poly Si 膜 12 と接続している。トレ
ンチ上部において，ソース／ドレイン拡散層 17 と対向
するように素子分離領域であるSTI （Shallow Trench I
solation） 13 が形成されている。ゲート電極15 の上
部にはSiN 膜 16 が形成され，側壁にはサイドウォール
スペイサー 18が形成されている。サイドウォールスペ
イサー 18 上に平坦化された層間BPSG膜19 が形成さ
れ，MOSFETの他方のソース／ドレイン拡散層上に，ゲー
ト電極 15に対して自己整合的にSAC （Self-Aligned Co
ntact）20が開孔され，SAC 20はPoly Si プラグ 21 で
充填されている。層間BPSG膜 19 上にはPoly Si プラグ
21に接続するビット線 22 が形成されている。
態を図１〜図７を参照して説明する。図１は本発明の半
導体記憶装置に関わる断面図である。本発明のメモリセ
ルはＮ型の単結晶シリコン基板1 上にシリコン酸化膜2
およびＰ型の単結晶シリコン膜3 が積層形成してなるＳ
ＯＩ基板4 に形成する。半導体膜3 上にゲート酸化膜14
，WSi 膜／Poly Si 膜からなるゲート電極 15 ，ソー
ス／ドレイン拡散層 17 より構成されるMOSFETが形成さ
れている。MOSFET近傍には埋め込み酸化膜2 を貫通し半
導体基板1 内に突出したトレンチ 8が形成され，ここに
はON膜 9，PolySi 膜 10 より構成されるキャパシタが
形成されている。トレンチ上部の埋め込み酸化膜上方近
傍には、該埋め込み酸化膜2 のをトレンチ内部よりエッ
チングすることによりオーバーハング部 11 が形成され
ており、この内部にはPoly Si 膜12 が充填されてい
る。このPoly Si 膜 12 はMOSFETのソース／ドレイン拡
散層17 の一方と接続されている。このMOSFETの一方の
ソース／ドレイン拡散層は裏面より（すなわち埋め込み
酸化膜12側より）Poly Si 膜 12 と接続している。トレ
ンチ上部において，ソース／ドレイン拡散層 17 と対向
するように素子分離領域であるSTI （Shallow Trench I
solation） 13 が形成されている。ゲート電極15 の上
部にはSiN 膜 16 が形成され，側壁にはサイドウォール
スペイサー 18が形成されている。サイドウォールスペ
イサー 18 上に平坦化された層間BPSG膜19 が形成さ
れ，MOSFETの他方のソース／ドレイン拡散層上に，ゲー
ト電極 15に対して自己整合的にSAC （Self-Aligned Co
ntact）20が開孔され，SAC 20はPoly Si プラグ 21 で
充填されている。層間BPSG膜 19 上にはPoly Si プラグ
21に接続するビット線 22 が形成されている。
【００１６】以上説明したような構造をとることによ
り、以下のような効果を得ることができる。 1) SOI基板上に，トレンチキャパシタを形成するため，
必要なキャパシタ容量が小さくて良い。従って，深いト
レンチ，或いは薄いON膜が必要ないため，更なる高集積
化が可能である。
り、以下のような効果を得ることができる。 1) SOI基板上に，トレンチキャパシタを形成するため，
必要なキャパシタ容量が小さくて良い。従って，深いト
レンチ，或いは薄いON膜が必要ないため，更なる高集積
化が可能である。
【００１７】2) また，SOI 基板上に形成されるMOSFET
を用いるため，ソース／ドレイン拡散層と基板とのジャ
ンクション容量が小さく，高速化が可能である。 3) さらに，SOI 基板上に形成されるMOSFETを用いるた
め，低消費電力化が可能である。
を用いるため，ソース／ドレイン拡散層と基板とのジャ
ンクション容量が小さく，高速化が可能である。 3) さらに，SOI 基板上に形成されるMOSFETを用いるた
め，低消費電力化が可能である。
【００１８】続いて、図２〜図６を用いて本発明の半導
体記憶装置の製造方法を説明する。はじめに、図２に示
すように、SOI （Silicon On Insulator）基板 4（半導
体基板 1，埋め込み酸化膜 2，半導体膜 3）上に，SiO2
膜 5，SiN 膜 6，SiO2膜 7を順次形成し，フォトレジス
ト（図示せず）を塗布しリソグラフィ法及びRIE （Reac
tive Ion Etching）法を用いてトレンチ 8を形成する。
体記憶装置の製造方法を説明する。はじめに、図２に示
すように、SOI （Silicon On Insulator）基板 4（半導
体基板 1，埋め込み酸化膜 2，半導体膜 3）上に，SiO2
膜 5，SiN 膜 6，SiO2膜 7を順次形成し，フォトレジス
ト（図示せず）を塗布しリソグラフィ法及びRIE （Reac
tive Ion Etching）法を用いてトレンチ 8を形成する。
【００１９】次に、図３に示すように、SiN 膜を全面に
堆積し表面を酸化することによりON膜 9を形成し，次い
で，Poly Si 膜 10 を全面に堆積し，トレンチ 8を完全
に埋め込む。さらに、CMP （Chemical Mechanical Poli
sh）法或いはRIE 法等を用いてPoly Si 膜 10 を埋め込
み酸化膜 2の途中までエッチバックする。
堆積し表面を酸化することによりON膜 9を形成し，次い
で，Poly Si 膜 10 を全面に堆積し，トレンチ 8を完全
に埋め込む。さらに、CMP （Chemical Mechanical Poli
sh）法或いはRIE 法等を用いてPoly Si 膜 10 を埋め込
み酸化膜 2の途中までエッチバックする。
【００２０】次に，図４に示すように、トレンチ内壁に
露出したON膜 9をエッチング除去し，次いで，露出した
埋め込み酸化膜 2の一部をエッチングし，トレンチ近傍
にオーバーハング部 11 を形成する。
露出したON膜 9をエッチング除去し，次いで，露出した
埋め込み酸化膜 2の一部をエッチングし，トレンチ近傍
にオーバーハング部 11 を形成する。
【００２１】次に，図５に示すように、再度Poly Si 膜
12 を堆積し，同様な方法でエッチバックすることでオ
ーバーハング部 11 をPoly Si 膜 12 で充填する。この
時，半導体膜 3とPoly Si膜 12 は，半導体膜 3の底部
にて接続される。
12 を堆積し，同様な方法でエッチバックすることでオ
ーバーハング部 11 をPoly Si 膜 12 で充填する。この
時，半導体膜 3とPoly Si膜 12 は，半導体膜 3の底部
にて接続される。
【００２２】次に、図６に示すように、上述した手法に
より，STI 13を形成する。次に，図１に示すように、半
導体膜 3上にゲート酸化膜 14 を形成し，WSi 膜／Poly
Si 膜からなるゲート電極 15 ，SiN 膜 16 ，ソース／
ドレイン拡散層 17 ，サイドウォールスペイサー 18 ，
層間BPSG膜 19 ，SAC 20，Poly Si プラグ21 ，ビット
線 22 を順次形成する。
より，STI 13を形成する。次に，図１に示すように、半
導体膜 3上にゲート酸化膜 14 を形成し，WSi 膜／Poly
Si 膜からなるゲート電極 15 ，SiN 膜 16 ，ソース／
ドレイン拡散層 17 ，サイドウォールスペイサー 18 ，
層間BPSG膜 19 ，SAC 20，Poly Si プラグ21 ，ビット
線 22 を順次形成する。
【００２３】以上の実施例では、オーバーハング部 11
の深さが，STI 13の深さより浅い例を説明した。これ
は、逆でもかまわない。図７に本実施例の変形例を示
す。これはオーバーハング部 11 の深さが，STI 13の深
さより深い例である。他の部位および製造工程は上述の
実施例と同様であるので説明を省略する。
の深さが，STI 13の深さより浅い例を説明した。これ
は、逆でもかまわない。図７に本実施例の変形例を示
す。これはオーバーハング部 11 の深さが，STI 13の深
さより深い例である。他の部位および製造工程は上述の
実施例と同様であるので説明を省略する。
【００２４】以上本発明の半導体記憶装置の製造方法を
説明した。このような工程をたどることにより、以下の
ような効果を得ることができる。 4) STI 13 の深さは，オーバーハング部 11 の深さより
深くても浅くても良いため，厳しい制御性が必要ないた
め，高歩留が得られる。
説明した。このような工程をたどることにより、以下の
ような効果を得ることができる。 4) STI 13 の深さは，オーバーハング部 11 の深さより
深くても浅くても良いため，厳しい制御性が必要ないた
め，高歩留が得られる。
【００２５】5) さらに，酸化膜カラー及び側壁コンタ
クトの形成工程が無いこと，及びトレンチをPoly Si 膜
で埋め込む工程が２度と短いことから，低コスト達成で
きる。
クトの形成工程が無いこと，及びトレンチをPoly Si 膜
で埋め込む工程が２度と短いことから，低コスト達成で
きる。
【００２６】
【発明の効果】本発明は，SOI 基板上に，トレンチキャ
パシタを形成するため，必要なキャパシタ容量が小さく
て良い。従って，深いトレンチ，或いは薄いON膜が必要
ないため，更なる高集積化が可能である。また，SOI 基
板上に形成されるMOSFETを用いるため，ソース／ドレイ
ン拡散層と基板とのジャンクション容量が小さく，高速
化が可能である。さらに，SOI 基板上に形成されるMOSF
ETを用いるため，低消費電力化が可能である。さらに，
STI 13の深さは，オーバーハング部 11 の深さより深く
ても（図１）浅くても（図７）良いため，厳しい制御性
が必要ないため，高歩留が得られる。さらに，酸化膜カ
ラー及び側壁コンタクトの形成工程が無いこと，及びト
レンチをPoly Si 膜で埋め込む工程が２度と短いことか
ら，低コスト達成できる。
パシタを形成するため，必要なキャパシタ容量が小さく
て良い。従って，深いトレンチ，或いは薄いON膜が必要
ないため，更なる高集積化が可能である。また，SOI 基
板上に形成されるMOSFETを用いるため，ソース／ドレイ
ン拡散層と基板とのジャンクション容量が小さく，高速
化が可能である。さらに，SOI 基板上に形成されるMOSF
ETを用いるため，低消費電力化が可能である。さらに，
STI 13の深さは，オーバーハング部 11 の深さより深く
ても（図１）浅くても（図７）良いため，厳しい制御性
が必要ないため，高歩留が得られる。さらに，酸化膜カ
ラー及び側壁コンタクトの形成工程が無いこと，及びト
レンチをPoly Si 膜で埋め込む工程が２度と短いことか
ら，低コスト達成できる。
【図１】本発明の第１実施例の半導体記憶装置の断面図
である。
である。
【図２】本発明の第１実施例の半導体記憶装置の製造方
法を示す断面図である。
法を示す断面図である。
【図３】本発明の第１実施例の半導体記憶装置の製造方
法を示す断面図である。
法を示す断面図である。
【図４】本発明の第１実施例の半導体記憶装置の製造方
法を示す断面図である。
法を示す断面図である。
【図５】本発明の第１実施例の半導体記憶装置の製造方
法を示す断面図である。
法を示す断面図である。
【図６】本発明の第１実施例の半導体記憶装置の製造方
法を示す断面図である。
法を示す断面図である。
【図７】本発明の第２実施例の半導体記憶装置の断面図
である。
である。
【図８】従来の半導体記憶装置の断面図である。
1 …半導体基板， 2 …埋め込み酸化膜， 3 …半導体膜， 4 …SOI 基板， 5,7 …SiO2膜， 6,16,44 …SiN 膜， 8,33…トレンチ， 9,34…ON膜， 10,12,35,37,39…Poly Si 膜， 11…オーバーハング， 13,41 …STI ， 14,42 …ゲート酸化膜， 15,43 …ゲート電極， 17,45 …ソース／ドレイン拡散層， 18,46 …サイドウォールスペイサー， 19,47 …層間BPSG膜， 20,48 …SAC ， 21,49 …Poly Si プラグ， 22,50 …ビット線， 31…埋め込みN-Well， 32…P-Well， 36…酸化膜カラー， 38…側壁コンタクト， 40…埋め込みストラップ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 H01L 27/108 H01L 29/786
Claims (12)
- 【請求項１】第１のシリコン層上に形成された絶縁層と
その絶縁層上に形成された第２のシリコン層とからなる
ＳＯＩ基板と、 前記ＳＯＩ基板に形成され、前記第２のシリコン層を貫
き前記絶縁層に達するようにして前記第２のシリコン層
の活性領域を区画するトレンチ型素子分離領域と、 前記活性領域上に形成されたトランジスタと、 前記トランジスタに隣接して形成され、前記ＳＯＩ基板
を通って前記第１のシリコン層まで延在したトレンチ
と、 前記トレンチの側面から前記トランジスタのソース／ド
レイン領域の一方の底面に接するように延在され、前記
絶縁層に埋め込まれて形成された導電膜と、 を具備することを特徴とする半導体記憶装置。 - 【請求項２】第１の半導体層上に形成された絶縁層とそ
の絶縁層上に形成された第２の半導体層とからなる基板
と、 前記基板に形成され、第２の半導体層を貫き前記絶縁層
に達するようにして前記第２の半導体層の活性領域を区
画するトレンチ型素子分離領域と、 前記活性領域上に形成されたトランジスタと、 前記トランジスタに隣接して形成され、前記第２の半導
体層及び前記絶縁層を貫いて前記第１の半導体層に達す
るトレンチと、 前記トレンチに埋め込まれた第１の導電膜と、 前記絶縁層の上部であって前記トレンチに隣接して除去
された部分に形成され、前記トレンチの側面から前記ト
ランジスタへ延在し、前記トランジスタのソース／ドレ
イン領域の一方の底面と前記第１の導電膜とを接続する
第２の導電膜と、 を具備することを特徴とする半導体記憶装置。 - 【請求項３】第１の半導体層上に形成された絶縁層とそ
の絶縁層上に形成された第２の半導体層とからなる基板
と、 前記基板に形成され、前記第２の半導体層を貫き前記絶
縁層に達するようにして前記第２の半導体層の活性領域
を区画するトレンチ型素子分離領域と、 前記第２の半導体層に離れて形成されたソース／ドレイ
ン領域とそのソース／ドレイン領域間のチャネル領域か
ら絶縁されて形成されたゲート電極とからなり、前記活
性領域上に形成されたトランジスタと、 前記基板を貫いて前記第１の半導体層に達するトレンチ
内に形成されたトレンチキャパシタと、 前記トレンチから前記ソース／ドレイン領域の一方の底
面にまで延在するように前記トレンチの側面の一部に形
成され、前記絶縁層により区画された開口部と、 前記トレンチキャパシタと前記ソース／ドレイン領域の
一方とを電気的に接続するように前記開口部に形成され
た導電膜と、 を具備することを特徴とする半導体記憶装置。 - 【請求項４】第１の半導体層上に形成された絶縁層とそ
の絶縁層上に形成された第２の半導体層とからなる基板
と、 前記第２の半導体層に相互に離れて形成されたソース／
ドレイン領域とそのソース／ドレイン領域間のチャネル
領域から絶縁されて形成されたゲート電極とからなり前
記活性領域上に形成されたトランジスタと、前記基板を
貫いて前記第１の半導体層に達するトレンチ内に形成さ
れたトレンチキャパシタとからなるメモリセルと、 前記メモリセルを前記基板上に形成された他のメモリセ
ルから絶縁分離するように、第２の半導体層を貫き前記
絶縁層に達するようにして前記第２の半導体層の活性領
域を区画するトレンチ型素子分離領域と、 前記トレンチから前記ソース／ドレイン領域の一方の底
面にまで延在するように前記トレンチの側面の一部に形
成され、前記絶縁層により区画された開口部と、 前記トレンチキャパシタと前記ソース／ドレイン領域の
一方とを電気的に接続するように前記開口部に形成され
た導電膜と、 を具備し、 前記トレンチ型素子分離領域は、前記開口部よりも深く
形成されていることを特徴とする半導体記憶装置。 - 【請求項５】第１の半導体層上に形成された絶縁層とそ
の絶縁層上に形成された第２の半導体層とからなる基板
と、 前記絶縁層とともに前記第２の半導体層の活性領域を区
画するトレンチ型素子分離領域と、 前記第２の半導体層に相互に離れて形成されたソース／
ドレイン領域とそのソース／ドレイン領域間のチャネル
領域から絶縁されて形成されたゲート電極とからなり前
記活性領域上に形成されたトランジスタと、前記基板を
貫いて前記第１の半導体層に達するトレンチ内に形成さ
れたトレンチキャパシタとからなるメモリセルと、 前記トレンチから前記ソース／ドレイン領域の一方の底
面にまで延在するように前記トレンチの側面の一部に形
成され、前記絶縁層により区画された開口部と、 前記トレンチキャパシタと前記ソース／ドレイン領域の
一方とを電気的に接続するように前記開口部に形成され
た導電膜と、 を具備し、 前記トレンチ型素子分離領域は、前記開口部よりも浅く
形成されていることを特徴とする半導体記憶装置。 - 【請求項６】第１の半導体層と、 前記第１の半導体層上に形成された絶縁層と、 前記絶縁層上に形成された第２の半導体層と、 前記第２の半導体層を貫き少なくとも前記絶縁層に達す
るようにして前記第２の半導体層の活性領域を区画する
トレンチ型素子分離領域と、 前記第２の半導体層に相互に離れて形成されたソース／
ドレイン領域とそのソース／ドレイン領域間のチャネル
領域から絶縁されて形成されたゲート電極とからなり前
記活性領域上に形成されたトランジスタと、 前記第２の半導体層及び前記絶縁層を貫いて前記第１の
半導体層に達するトレンチ内に形成され、前記トランジ
スタと電気的に接続され、前記トレンチの内面に一定の
厚さで形成された誘電体膜とその誘電体膜上に形成され
た導電膜とからなるトレンチキャパシタと、 前記トレンチから前記ソース／ドレイン領域の一方の底
面にまで延在するように形成された開口部と、 前記開口部に形成され、前記トレンチキャパシタと前記
ソース／ドレイン領域の一方とを電気的に接続する導電
膜と、 を具備することを特徴とする半導体記憶装置。 - 【請求項７】半導体層と、 前記半導体層上に形成された絶縁層と、 前記絶縁層上に形成された島状の活性領域と、 前記活性領域に形成され、前記活性領域に相互に離れて
形成されたソース／ドレイン領域とそのソース／ドレイ
ン領域間のチャネル領域から絶縁されて形成されたゲー
ト電極とからなるトランジスタと、 前記活性領域及び前記絶縁層を貫いて前記半導体層に達
するトレンチ内に形成され、前記トランジスタと電気的
に接続され、前記トレンチの内面に形成された誘電体膜
とその誘電体膜上に形成された導電膜とからなるトレン
チキャパシタと、 前記トレンチから前記ソース／ドレイン領域の一方の底
面にまで延在するように形成された開口部と、 前記開口部に形成され、前記トレンチキャパシタと前記
トランジスタとを電気的に接続する導電膜と、 を具備し、 前記活性領域は、他の全ての活性領域から物理的に分離
されていることを特徴とする半導体記憶装置。 - 【請求項８】半導体層と、 前記半導体層上に形成された絶縁層と、 前記絶縁層上に形成された島状の活性領域と、 前記活性領域に形成され、前記活性領域に相互に離れて
形成されたソース／ドレイン領域とそのソース／ドレイ
ン領域間のチャネル領域から絶縁されて形成されたゲー
ト電極とからなるトランジスタと、 前記活性領域及び前記絶縁層を貫いて前記半導体層に達
するトレンチ内に形成されたトレンチキャパシタと、 前記トレンチから前記ソース／ドレイン領域の一方の底
面にまで延在するように形成された開口部と、 前記開口部に形成され、前記トレンチキャパシタと前記
トランジスタとを電気的に接続する導電膜と、 を具備し、 前記活性領域は、他の全ての活性領域から物理的に分離
されていることを特徴とする半導体記憶装置。 - 【請求項９】第１の半導体層と、その上に形成された絶
縁層と、さらにその上に形成された第２の半導体層とか
ら構成される半導体基板に、前記第２の半導体層及び前
記絶縁層を貫き前記第１の半導体層に達するトレンチを
形成する工程と、 前記トレンチ内部から前記絶縁層の一部をエッチングす
る工程と、 前記エッチング工程によりエッチングされた領域に導電
膜を形成する工程と、 を具備することを特徴とする半導体記憶装置の製造方
法。 - 【請求項１０】第１の半導体層と、その上に形成された
絶縁層と、さらにその上に形成された第２の半導体層と
から構成される半導体基板に、前記第２の半導体層及び
前記絶縁層を貫き前記第１の半導体層に達するトレンチ
を形成する工程と、 前記トレンチ内部に第１の絶縁膜を形成する工程と、 前記トレンチ内部を第１の導電膜で前記絶縁層の近傍の
領域まで充填する工程と、 前記トレンチの外周部の前記絶縁層上部近傍を前記トレ
ンチ内部からエッチングする工程と、 前記エッチング工程によりエッチングされた領域と前記
トレンチ内部を第２の導電膜で充填する工程と、 前記第２の導電膜と電気的に接続する様に、前記第２の
半導体層にトランジスタを形成する工程とを具備するこ
とを特徴とする半導体記憶装置の製造方法。 - 【請求項１１】前記第２の導電膜の充填工程と、前記ト
ランジスタの形成工程との間に、前記トレンチの少なく
とも一部を覆う領域に素子分離絶縁膜を形成する工程が
挿入されていることを特徴とする請求項１０記載の半導
体記憶装置の製造方法。 - 【請求項１２】前記素子分離絶縁膜は、前記第２の半導
体層及び前記第２の導電膜をエッチングし、このエッチ
ング工程により形成された素子分離用トレンチ内部に第
２の絶縁膜を充填することにより形成することを特徴と
する請求項１１記載の半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17696995A JP3311205B2 (ja) | 1995-07-13 | 1995-07-13 | 半導体記憶装置及びその製造方法 |
| US08/963,193 US6140673A (en) | 1995-07-13 | 1997-11-03 | Semiconductor memory device and fabricating method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17696995A JP3311205B2 (ja) | 1995-07-13 | 1995-07-13 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0927599A JPH0927599A (ja) | 1997-01-28 |
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Family
ID=16022885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17696995A Expired - Fee Related JP3311205B2 (ja) | 1995-07-13 | 1995-07-13 | 半導体記憶装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6140673A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3161354B2 (ja) | 1997-02-07 | 2001-04-25 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US6100131A (en) * | 1997-06-11 | 2000-08-08 | Siemens Aktiengesellschaft | Method of fabricating a random access memory cell |
| US6740555B1 (en) * | 1999-09-29 | 2004-05-25 | Infineon Technologies Ag | Semiconductor structures and manufacturing methods |
| KR100339779B1 (ko) * | 1999-09-29 | 2002-06-05 | 한신혁 | 다이나믹 랜덤 억세스 메모리 및 그 제조 방법과 정렬 방법 |
| US6518814B1 (en) * | 1999-12-28 | 2003-02-11 | Koninklijke Philips Electronics N.V. | High-voltage capacitor voltage divider circuit having a high-voltage silicon-on-insulation (SOI) capacitor |
| US6472702B1 (en) * | 2000-02-01 | 2002-10-29 | Winbond Electronics Corporation | Deep trench DRAM with SOI and STI |
| JP2001284584A (ja) * | 2000-03-30 | 2001-10-12 | Toshiba Corp | 半導体装置及びその製造方法 |
| TW506059B (en) * | 2001-09-25 | 2002-10-11 | Promos Techvologies Inc | Forming method for shallow trench |
| US6759335B2 (en) | 2001-12-12 | 2004-07-06 | Promos Technologies, Inc. | Buried strap formation method for sub-150 nm best DRAM devices |
| US6635525B1 (en) * | 2002-06-03 | 2003-10-21 | International Business Machines Corporation | Method of making backside buried strap for SOI DRAM trench capacitor |
| TW563180B (en) * | 2002-10-21 | 2003-11-21 | Nanya Technology Corp | Mask for defining a rectangular trench and a method of forming a vertical memory device by the mask |
| US7888723B2 (en) * | 2008-01-18 | 2011-02-15 | International Business Machines Corporation | Deep trench capacitor in a SOI substrate having a laterally protruding buried strap |
| US8497529B2 (en) * | 2009-03-13 | 2013-07-30 | International Business Machines Corporation | Trench generated device structures and design structures for radiofrequency and BiCMOS integrated circuits |
| US8159008B2 (en) * | 2009-09-18 | 2012-04-17 | International Business Machines Corporation | Method of fabricating a trench-generated transistor structure |
| KR102417846B1 (ko) * | 2016-12-21 | 2022-07-05 | 삼성전자주식회사 | 반도체 장치 제조 방법 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61280651A (ja) * | 1985-05-24 | 1986-12-11 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6235668A (ja) * | 1985-08-09 | 1987-02-16 | Nec Corp | 半導体記憶装置 |
| JPH0695566B2 (ja) * | 1986-09-12 | 1994-11-24 | 日本電気株式会社 | 半導体メモリセル |
| JPH01158768A (ja) * | 1987-12-15 | 1989-06-21 | Fujitsu Ltd | 半導体記憶装置とその製造方法 |
| JP3141486B2 (ja) * | 1992-01-27 | 2001-03-05 | ソニー株式会社 | 半導体装置 |
| US5478782A (en) * | 1992-05-25 | 1995-12-26 | Sony Corporation | Method bonding for production of SOI transistor device |
| JP3439493B2 (ja) * | 1992-12-01 | 2003-08-25 | 沖電気工業株式会社 | 半導体記憶装置の製造方法 |
| JP3251778B2 (ja) * | 1993-09-27 | 2002-01-28 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
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