JPH09148335A - シリコン半導体基板及びその製造方法 - Google Patents
シリコン半導体基板及びその製造方法Info
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- JPH09148335A JPH09148335A JP30898495A JP30898495A JPH09148335A JP H09148335 A JPH09148335 A JP H09148335A JP 30898495 A JP30898495 A JP 30898495A JP 30898495 A JP30898495 A JP 30898495A JP H09148335 A JPH09148335 A JP H09148335A
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Abstract
(57)【要約】
【課題】 シリコンウエハ１のデバイス形成領域近傍に
高いゲッタリング能力を有するゲッタリング層を形成す
ることが困難であった。 【解決手段】シリコンエピタキシャル層４の下に、酸素
（Ｏ）リッチ層３とホウ素（Ｂ）リッチ層２との２層か
らなるゲッタリング層を有し、酸素リッチ層３がホウ素
リッチ層２の上に位置しているシリコン半導体基板１
０。
高いゲッタリング能力を有するゲッタリング層を形成す
ることが困難であった。 【解決手段】シリコンエピタキシャル層４の下に、酸素
（Ｏ）リッチ層３とホウ素（Ｂ）リッチ層２との２層か
らなるゲッタリング層を有し、酸素リッチ層３がホウ素
リッチ層２の上に位置しているシリコン半導体基板１
０。
Description
【０００１】
【発明の属する技術分野】本発明はシリコン半導体基板
及びその製造方法に関し、より詳細には効果の高いゲッ
タリング層が適切な位置に形成され、ＬＳＩデバイス製
造時における良品率を向上させることができるシリコン
半導体基板及びその製造方法に関する。
及びその製造方法に関し、より詳細には効果の高いゲッ
タリング層が適切な位置に形成され、ＬＳＩデバイス製
造時における良品率を向上させることができるシリコン
半導体基板及びその製造方法に関する。
【０００２】
【従来の技術】ＶＬＳＩ／ＵＬＳＩデバイス等のデバイ
ス特性を劣化させる原因の一つに金属不純物によるウエ
ハ表面の汚染がある。そこで、前記金属不純物除去のた
め、歪みや欠陥等によるゲッタリングシンクをウエハの
裏面又は表面近傍に形成すること（外部ゲッタリング）
が広く行われている。該外部ゲッタリング形成法として
はウエハ裏面に傷をつける等の物理的処理、あるいはウ
エハ裏面にリンガラス等を蒸着させる等の化学的処理を
行うことにより、有害な金属不純物のトラップサイトを
ウエハ裏面に形成する方法（裏面ゲッタリング）や、デ
バイス形成領域近傍にゲッタリング層を形成する方法等
が採用されている。
ス特性を劣化させる原因の一つに金属不純物によるウエ
ハ表面の汚染がある。そこで、前記金属不純物除去のた
め、歪みや欠陥等によるゲッタリングシンクをウエハの
裏面又は表面近傍に形成すること（外部ゲッタリング）
が広く行われている。該外部ゲッタリング形成法として
はウエハ裏面に傷をつける等の物理的処理、あるいはウ
エハ裏面にリンガラス等を蒸着させる等の化学的処理を
行うことにより、有害な金属不純物のトラップサイトを
ウエハ裏面に形成する方法（裏面ゲッタリング）や、デ
バイス形成領域近傍にゲッタリング層を形成する方法等
が採用されている。
【０００３】図３は上記した裏面ゲッタリングの概要を
示した模式図であり、図中１はシリコンウエハを、１ａ
はデバイス形成領域を、１ｂはウエハ裏面をそれぞれ示
している。
示した模式図であり、図中１はシリコンウエハを、１ａ
はデバイス形成領域を、１ｂはウエハ裏面をそれぞれ示
している。
【０００４】また前記デバイス形成領域近傍にゲッタリ
ング層を形成する方法としては、ウエハとエピタキシャ
ル層との間にＳｉ（Ｇｅ）層を挿入し、上下のミスフィ
ト転位網をゲッタリングシンクにする方法（志村史夫
「半導体シリコン結晶工学」（１９９３）丸善 ｐ．３
６７）や、エピタキシャル層とウエハとの間に酸素リッ
チ、炭素リッチ、又はホウ素リッチな層を形成して歪み
場を作り、それをゲッタリングシンクとする方法（特開
昭５７−８７１１９号公報、特開平５−１５２３０４号
公報等）が提案されている。
ング層を形成する方法としては、ウエハとエピタキシャ
ル層との間にＳｉ（Ｇｅ）層を挿入し、上下のミスフィ
ト転位網をゲッタリングシンクにする方法（志村史夫
「半導体シリコン結晶工学」（１９９３）丸善 ｐ．３
６７）や、エピタキシャル層とウエハとの間に酸素リッ
チ、炭素リッチ、又はホウ素リッチな層を形成して歪み
場を作り、それをゲッタリングシンクとする方法（特開
昭５７−８７１１９号公報、特開平５−１５２３０４号
公報等）が提案されている。
【０００５】
【発明が解決しようとする課題】ＶＬＳＩ／ＵＬＳＩデ
バイス製造に用いられるウエハは大口径化の一途をたど
っており、該大口径化はウエハ厚の増大を伴うものであ
る。このため裏面ゲッタリングとした場合、ウエハ表面
の金属不純物原子Ａ（図３）はウエハ裏面１ｂ（図３）
のゲッタリングシンクまで、より長距離の移動（拡散）
を強いられることになる。さらにデバイス構造の微細化
によりプロセスの低温化が要求されており、該プロセス
の低温化は金属不純物原子Ａの析出量の増大を招き、拡
散速度を減少させる。このように、最近のＶＬＳＩ／Ｕ
ＬＳＩデバイス製造技術の進歩は上記裏面ゲッタリング
の困難さを増す傾向にあるため、裏面ゲッタリングでは
なくデバイス形成領域１ａ近傍（図３）にゲッタリング
層を形成することが望まれている。
バイス製造に用いられるウエハは大口径化の一途をたど
っており、該大口径化はウエハ厚の増大を伴うものであ
る。このため裏面ゲッタリングとした場合、ウエハ表面
の金属不純物原子Ａ（図３）はウエハ裏面１ｂ（図３）
のゲッタリングシンクまで、より長距離の移動（拡散）
を強いられることになる。さらにデバイス構造の微細化
によりプロセスの低温化が要求されており、該プロセス
の低温化は金属不純物原子Ａの析出量の増大を招き、拡
散速度を減少させる。このように、最近のＶＬＳＩ／Ｕ
ＬＳＩデバイス製造技術の進歩は上記裏面ゲッタリング
の困難さを増す傾向にあるため、裏面ゲッタリングでは
なくデバイス形成領域１ａ近傍（図３）にゲッタリング
層を形成することが望まれている。
【０００６】一方、上記した従来のデバイス形成領域１
ａ近傍にゲッタリング層を形成する方法のいずれの方法
を用いても、高いゲッタリング能力を有するゲッタリン
グ層を形成することが困難であるといった課題があっ
た。
ａ近傍にゲッタリング層を形成する方法のいずれの方法
を用いても、高いゲッタリング能力を有するゲッタリン
グ層を形成することが困難であるといった課題があっ
た。
【０００７】例えばデバイス形成領域１ａ近傍にホウ素
リッチ層であるゲッタリング層が形成されている場合、
ゲッタリング能力の低下がおこるが、これは、該ホウ素
リッチ層内に存在し、ウエハに不可避的に含まれる１０
18ａｔｏｍｓ／ｃｍ3 程度の酸素が、最終エピタキシャ
ル層形成時あるいはデバイス製造工程の熱処理により、
酸素をほとんど含まない前記最終エピタキシャル層を通
して外方に拡散し、前記ホウ素リッチ層内に酸素の欠乏
が生じて、後述するホウ素と酸素との相互作用による
「ホウ素と汚染金属との結合力強化効果」が弱まり、ま
た、酸素自身によるゲッタリング効果が減少するためで
ある。本発明者らは上記知見に基づき、本発明を完成す
るに至った。
リッチ層であるゲッタリング層が形成されている場合、
ゲッタリング能力の低下がおこるが、これは、該ホウ素
リッチ層内に存在し、ウエハに不可避的に含まれる１０
18ａｔｏｍｓ／ｃｍ3 程度の酸素が、最終エピタキシャ
ル層形成時あるいはデバイス製造工程の熱処理により、
酸素をほとんど含まない前記最終エピタキシャル層を通
して外方に拡散し、前記ホウ素リッチ層内に酸素の欠乏
が生じて、後述するホウ素と酸素との相互作用による
「ホウ素と汚染金属との結合力強化効果」が弱まり、ま
た、酸素自身によるゲッタリング効果が減少するためで
ある。本発明者らは上記知見に基づき、本発明を完成す
るに至った。
【０００８】すなわち本発明は上記課題に鑑み発明され
たものであって、ＶＬＳＩ／ＵＬＳＩデバイス製造プロ
セスにすでに使用されている工程を活用し、デバイス形
成領域近傍に、より高いゲッタリング能力を有するゲッ
タリング層が形成された半導体基板及びその製造方法を
提供することを目的としている。
たものであって、ＶＬＳＩ／ＵＬＳＩデバイス製造プロ
セスにすでに使用されている工程を活用し、デバイス形
成領域近傍に、より高いゲッタリング能力を有するゲッ
タリング層が形成された半導体基板及びその製造方法を
提供することを目的としている。
【０００９】
【課題を解決するための手段及びその効果】本発明者ら
は、ホウ素と酸素の共存によってホウ素と有害金属不純
物との結合が強化され、ゲッタリング能力が向上するこ
とを見い出し、本発明を完成するに至った。
は、ホウ素と酸素の共存によってホウ素と有害金属不純
物との結合が強化され、ゲッタリング能力が向上するこ
とを見い出し、本発明を完成するに至った。
【００１０】すなわち上記目的を達成するために本発明
に係るシリコン半導体基板は、シリコンエピタキシャル
層の下に、酸素（Ｏ）リッチ層とホウ素（Ｂ）リッチ層
との２層からなるゲッタリング層を有し、前記酸素リッ
チ層が前記ホウ素リッチ層の上に位置していることを特
徴としている。
に係るシリコン半導体基板は、シリコンエピタキシャル
層の下に、酸素（Ｏ）リッチ層とホウ素（Ｂ）リッチ層
との２層からなるゲッタリング層を有し、前記酸素リッ
チ層が前記ホウ素リッチ層の上に位置していることを特
徴としている。
【００１１】上記シリコン半導体基板によれば、ホウ素
リッチ層の上に酸素リッチ層が形成されているので、前
記ホウ素リッチ層内に存在し、ウエハに不可避的に含ま
れる１０18ａｔｏｍｓ／ｃｍ3 程度の酸素は、最終エピ
タキシャル層形成時あるいはデバイス製造工程の熱処理
によっても、酸素をほとんど含まない前記最終シリコン
エピタキシャル層を通して外方へ拡散することがなく、
前記ホウ素リッチ層内に酸素の欠乏が生じることはな
い。よって酸素とホウ素との相互作用により、ホウ素と
汚染金属との親和性が強まり、より高いゲッタリング能
力をもつゲッタリング層を形成することができる。すな
わち、一般に前記ホウ素と汚染金属との結合はホウ素が
汚染金属から電子を奪うことによって起こるが、電気陰
性度の大きい酸素がホウ素上の電子を引き寄せることに
よりＢ- からＢ0 の状態になるため、酸素の存在のもと
でＢ0 の濃度を上げることによりゲッタリング能力を向
上させることができるものである。
リッチ層の上に酸素リッチ層が形成されているので、前
記ホウ素リッチ層内に存在し、ウエハに不可避的に含ま
れる１０18ａｔｏｍｓ／ｃｍ3 程度の酸素は、最終エピ
タキシャル層形成時あるいはデバイス製造工程の熱処理
によっても、酸素をほとんど含まない前記最終シリコン
エピタキシャル層を通して外方へ拡散することがなく、
前記ホウ素リッチ層内に酸素の欠乏が生じることはな
い。よって酸素とホウ素との相互作用により、ホウ素と
汚染金属との親和性が強まり、より高いゲッタリング能
力をもつゲッタリング層を形成することができる。すな
わち、一般に前記ホウ素と汚染金属との結合はホウ素が
汚染金属から電子を奪うことによって起こるが、電気陰
性度の大きい酸素がホウ素上の電子を引き寄せることに
よりＢ- からＢ0 の状態になるため、酸素の存在のもと
でＢ0 の濃度を上げることによりゲッタリング能力を向
上させることができるものである。
【００１２】また、本発明に係るシリコン半導体基板の
製造方法は、上記シリコン半導体基板の製造方法であっ
て、シリコン基板にホウ素をイオン注入し、ホウ素リッ
チ層を形成する工程と、該ホウ素リッチ層の上に、シリ
コンエピタキシャル層を形成し、該シリコンエピタキシ
ャル層に酸素をイオン注入し、酸素リッチ層を形成する
工程と、該酸素リッチ層の上に、シリコンエピタキシャ
ル層を形成する工程とを含んでいることを特徴としてい
る。
製造方法は、上記シリコン半導体基板の製造方法であっ
て、シリコン基板にホウ素をイオン注入し、ホウ素リッ
チ層を形成する工程と、該ホウ素リッチ層の上に、シリ
コンエピタキシャル層を形成し、該シリコンエピタキシ
ャル層に酸素をイオン注入し、酸素リッチ層を形成する
工程と、該酸素リッチ層の上に、シリコンエピタキシャ
ル層を形成する工程とを含んでいることを特徴としてい
る。
【００１３】上記方法によれば、上記した２層からなる
ゲッタリング層の形成のために、イオン注入法を用い
る。該イオン注入法によってホウ素及び酸素を導入する
ことにより、ゲッタリング層の形成位置を容易に制御で
き、低温での処理を可能とすることができる。
ゲッタリング層の形成のために、イオン注入法を用い
る。該イオン注入法によってホウ素及び酸素を導入する
ことにより、ゲッタリング層の形成位置を容易に制御で
き、低温での処理を可能とすることができる。
【００１４】
【発明の実施の形態】以下、本発明に係るシリコン半導
体基板及びその製造方法の実施の形態を図面に基づいて
説明する。なお、従来例と同一の機能を有する構成部品
には同一の符号を付すものとする。
体基板及びその製造方法の実施の形態を図面に基づいて
説明する。なお、従来例と同一の機能を有する構成部品
には同一の符号を付すものとする。
【００１５】図１は実施の形態に係るシリコン半導体基
板を示した概略断面図であり、図中１はシリコンウエハ
を示している。シリコンウエハ１の上方にはホウ素リッ
チ層２が形成され、ホウ素リッチ層２の上方には酸素リ
ッチ層３が形成されている。さらに酸素リッチ層３の上
方にはシリコンエピタキシャル層４が形成され、これら
シリコンウエハ１及びホウ素リッチ層２〜シリコンエピ
タキシャル層４を含んでシリコン半導体基板１０は構成
されている。
板を示した概略断面図であり、図中１はシリコンウエハ
を示している。シリコンウエハ１の上方にはホウ素リッ
チ層２が形成され、ホウ素リッチ層２の上方には酸素リ
ッチ層３が形成されている。さらに酸素リッチ層３の上
方にはシリコンエピタキシャル層４が形成され、これら
シリコンウエハ１及びホウ素リッチ層２〜シリコンエピ
タキシャル層４を含んでシリコン半導体基板１０は構成
されている。
【００１６】上記構成のシリコン半導体基板１０を製造
するには、まずチョクラルスキー法によって製造された
シリコンウエハ１を用意し、これに対してホウ素イオン
注入を行い、ウエハ表面から０．１〜１．０μｍ程度ま
での範囲にホウ素リッチ層２を形成する。前記ホウ素イ
オン注入は、イオンソースを電子ビームによってイオン
化し、ホウ素イオンを発生させ、発生したイオンビーム
を所定の加速電圧、及び所定のドーズ量にてシリコンウ
エハ１に照射することにより行われる。前記ドーズ量と
しては１０17〜１０19ａｔｏｍｓ／ｃｍ3 が好ましく、
前記イオンビームのエネルギーとしては、広範囲にゲッ
タリング層を形成するために１０〜２００ｋｅＶの範囲
で連続的に変化させるのが好ましい。この時できるだけ
低エネルギーで前記イオン注入を行うことによりアモル
ファス層の形成を防止し得る。また、該アモルファス層
が形成された場合であっても、その後のアニール熱処理
時にアモルファス層の下の単結晶シリコンが前記アモル
ファス層の再結晶のための基板として働くため、前記ア
モルファス層は単結晶化する。
するには、まずチョクラルスキー法によって製造された
シリコンウエハ１を用意し、これに対してホウ素イオン
注入を行い、ウエハ表面から０．１〜１．０μｍ程度ま
での範囲にホウ素リッチ層２を形成する。前記ホウ素イ
オン注入は、イオンソースを電子ビームによってイオン
化し、ホウ素イオンを発生させ、発生したイオンビーム
を所定の加速電圧、及び所定のドーズ量にてシリコンウ
エハ１に照射することにより行われる。前記ドーズ量と
しては１０17〜１０19ａｔｏｍｓ／ｃｍ3 が好ましく、
前記イオンビームのエネルギーとしては、広範囲にゲッ
タリング層を形成するために１０〜２００ｋｅＶの範囲
で連続的に変化させるのが好ましい。この時できるだけ
低エネルギーで前記イオン注入を行うことによりアモル
ファス層の形成を防止し得る。また、該アモルファス層
が形成された場合であっても、その後のアニール熱処理
時にアモルファス層の下の単結晶シリコンが前記アモル
ファス層の再結晶のための基板として働くため、前記ア
モルファス層は単結晶化する。
【００１７】次にホウ素イオン注入後のシリコンウエハ
１を所定温度で所定時間アニール熱処理することにより
結晶性を回復させ、このシリコンウエハ１のホウ素リッ
チ層２上方に１０〜２０μｍのシリコンエピタキシャル
層を成長させる。次に該シリコンエピタキシャル層に酸
素イオン注入を行い、酸素リッチ層３を形成する。該酸
素イオン注入は、イオンソースを電子ビームによってイ
オン化し、酸素イオンを発生させ、発生したイオンビー
ムを所定の加速電圧、及び所定のドーズ量にて前記シリ
コンエピタキシャル層に照射することにより行われる。
前記ドーズ量としては１０18ａｔｏｍｓ／ｃｍ3 （基板
の格子間酸素濃度）以上であるのが好ましい。
１を所定温度で所定時間アニール熱処理することにより
結晶性を回復させ、このシリコンウエハ１のホウ素リッ
チ層２上方に１０〜２０μｍのシリコンエピタキシャル
層を成長させる。次に該シリコンエピタキシャル層に酸
素イオン注入を行い、酸素リッチ層３を形成する。該酸
素イオン注入は、イオンソースを電子ビームによってイ
オン化し、酸素イオンを発生させ、発生したイオンビー
ムを所定の加速電圧、及び所定のドーズ量にて前記シリ
コンエピタキシャル層に照射することにより行われる。
前記ドーズ量としては１０18ａｔｏｍｓ／ｃｍ3 （基板
の格子間酸素濃度）以上であるのが好ましい。
【００１８】このようにしてシリコンウエハ１の上方に
ホウ素リッチ層２、酸素リッチ層３の２層からなるゲッ
タリング層を形成し、その上方に先と同じ条件でデバイ
ス形成領域としての最終的なシリコンエピタキシャル層
４を形成する。
ホウ素リッチ層２、酸素リッチ層３の２層からなるゲッ
タリング層を形成し、その上方に先と同じ条件でデバイ
ス形成領域としての最終的なシリコンエピタキシャル層
４を形成する。
【００１９】
【実施例及び比較例】実施例に係るシリコン半導体基板
１０は以下に示す条件により製造した。また比較例とし
て、酸素リッチ層３を形成せず、ゲッタリング層である
ホウ素リッチ層２上方に直接シリコンエピタキシャル層
４を形成したシリコン半導体基板を同様の条件で製造し
た。
１０は以下に示す条件により製造した。また比較例とし
て、酸素リッチ層３を形成せず、ゲッタリング層である
ホウ素リッチ層２上方に直接シリコンエピタキシャル層
４を形成したシリコン半導体基板を同様の条件で製造し
た。
【００２０】 シリコンウエハ：４インチ、ｐ型ＢドープＳｉ、（１０
０）面使用、抵抗１０〜２０Ω、酸素濃度１４〜１８×
１０17ａｔｏｍｓ／ｃｍ3 ホウ素イオンソース：Ｂ2 Ｈ6 ガス ホウ素イオン注入時の加速電圧：２００ｋＶ ホウ素イオン注入時のドーズ量：１０18ａｔｏｍｓ／ｃ
ｍ3 ホウ素リッチ層の厚み：１μｍ 熱アニール処理条件：１０００℃、３０分間 酸素イオンソース：Ｏ2 ガス 酸素イオン注入時の加速電圧：２００ｋＶ 酸素イオン注入時のドーズ量：１０18ａｔｏｍｓ／ｃｍ
3 酸素リッチ層の厚み：２０μｍ シリコンエピタキシャル層の厚み：２０μｍ 以下、上記実施例及び比較例に係る半導体基板を用いて
実際にゲッタリング性能の評価を行った結果について説
明する。
０）面使用、抵抗１０〜２０Ω、酸素濃度１４〜１８×
１０17ａｔｏｍｓ／ｃｍ3 ホウ素イオンソース：Ｂ2 Ｈ6 ガス ホウ素イオン注入時の加速電圧：２００ｋＶ ホウ素イオン注入時のドーズ量：１０18ａｔｏｍｓ／ｃ
ｍ3 ホウ素リッチ層の厚み：１μｍ 熱アニール処理条件：１０００℃、３０分間 酸素イオンソース：Ｏ2 ガス 酸素イオン注入時の加速電圧：２００ｋＶ 酸素イオン注入時のドーズ量：１０18ａｔｏｍｓ／ｃｍ
3 酸素リッチ層の厚み：２０μｍ シリコンエピタキシャル層の厚み：２０μｍ 以下、上記実施例及び比較例に係る半導体基板を用いて
実際にゲッタリング性能の評価を行った結果について説
明する。
【００２１】下記の表１はシリコンエピタキシャル層４
の表面に、スピンコート法によりＦｅを分散させ、熱処
理を行った後、ゲッタリング能力の評価を行った結果を
示している。
の表面に、スピンコート法によりＦｅを分散させ、熱処
理を行った後、ゲッタリング能力の評価を行った結果を
示している。
【００２２】 Ｆｅコーティング材料：０．１ｐｐｍのＦｅを含むＮＨ
4 ＯＨ、Ｈ2 Ｏ2、Ｈ2Ｏ混合液 Ｆｅコーティング量：６×１０12ａｔｏｍｓ／ｃｍ3 熱処理パターン：ＣＣＤ（ｃｈａｒｇｅ−ｃｏｕｐｌｅ
ｄ ｄｅｖｉｃｅ）製造プロセスを模した熱処理パター
ンであり、該熱処理パターンを図２に示す。
4 ＯＨ、Ｈ2 Ｏ2、Ｈ2Ｏ混合液 Ｆｅコーティング量：６×１０12ａｔｏｍｓ／ｃｍ3 熱処理パターン：ＣＣＤ（ｃｈａｒｇｅ−ｃｏｕｐｌｅ
ｄ ｄｅｖｉｃｅ）製造プロセスを模した熱処理パター
ンであり、該熱処理パターンを図２に示す。
【００２３】 ゲッタリング性能の評価：ＭＯＳＣ−ｔ法（パルス電圧
を加えることによりゲート電極下の空乏層幅を変化さ
せ、非定時から定常状態に至るまでのキャパシタンスの
変化を測定する方法）によるキャリアライフタイムの測
定を行うことにより評価した。
を加えることによりゲート電極下の空乏層幅を変化さ
せ、非定時から定常状態に至るまでのキャパシタンスの
変化を測定する方法）によるキャリアライフタイムの測
定を行うことにより評価した。
【００２４】
【表１】
【００２５】表１から明らかなように、実施例に係るシ
リコン半導体基板１０においてはキャリアライフタイム
が８．０×１０-4ｓｅｃとなり、比較例の場合（６．６
×１０-5ｓｅｃ）の約１０倍程度となり、ゲッタリング
能力が大幅に向上している。
リコン半導体基板１０においてはキャリアライフタイム
が８．０×１０-4ｓｅｃとなり、比較例の場合（６．６
×１０-5ｓｅｃ）の約１０倍程度となり、ゲッタリング
能力が大幅に向上している。
【００２６】以上説明したように、実施例に係るシリコ
ン半導体基板によれば、より高いゲッタリング能力を有
することにより、金属不純物の影響を大幅に低減するこ
とができる。
ン半導体基板によれば、より高いゲッタリング能力を有
することにより、金属不純物の影響を大幅に低減するこ
とができる。
【００２７】また、実施例に係るシリコン半導体基板１
０においては、ホウ素リッチ層２の上に酸素リッチ層３
が形成されているので、ホウ素リッチ層２内に存在し、
ウエハに不可避的に含まれる１０18ａｔｏｍｓ／ｃｍ3
程度の酸素は、シリコンエピタキシャル層４形成時ある
いはデバイス製造工程の熱処理によっても、シリコンエ
ピタキシャル層４を通して外方へ拡散することがなく、
ホウ素リッチ層２内に酸素の欠乏が生じることはない。
よって酸素とホウ素との相互作用により、ホウ素と汚染
金属との親和性が強まり、より高いゲッタリング能力を
もつゲッタリング層を形成することができた。
０においては、ホウ素リッチ層２の上に酸素リッチ層３
が形成されているので、ホウ素リッチ層２内に存在し、
ウエハに不可避的に含まれる１０18ａｔｏｍｓ／ｃｍ3
程度の酸素は、シリコンエピタキシャル層４形成時ある
いはデバイス製造工程の熱処理によっても、シリコンエ
ピタキシャル層４を通して外方へ拡散することがなく、
ホウ素リッチ層２内に酸素の欠乏が生じることはない。
よって酸素とホウ素との相互作用により、ホウ素と汚染
金属との親和性が強まり、より高いゲッタリング能力を
もつゲッタリング層を形成することができた。
【図１】本発明の実施の形態に係る半導体基板を示した
概念図である。
概念図である。
【図２】ＣＣＤ製造プロセスを模した熱処理パターンを
示したグラフである。
示したグラフである。
【図３】裏面ゲッタリングの概念図である。
１ シリコンウエハ ２ ホウ素リッチ層 ３ 酸素リッチ層 ４ シリコンエピタキシャル層 １０シリコン半導体基板
Claims (2)
- 【請求項１】 シリコンエピタキシャル層の下に、酸素
（Ｏ）リッチ層とホウ素（Ｂ）リッチ層との２層からな
るゲッタリング層を有し、前記酸素リッチ層が前記ホウ
素リッチ層の上に位置していることを特徴とするシリコ
ン半導体基板。 - 【請求項２】 シリコン基板にホウ素をイオン注入し、
ホウ素リッチ層を形成する工程と、該ホウ素リッチ層の
上に、シリコンエピタキシャル層を形成し、該シリコン
エピタキシャル層に酸素をイオン注入し、酸素リッチ層
を形成する工程と、該酸素リッチ層の上に、シリコンエ
ピタキシャル層を形成する工程とを含んでいることを特
徴とする請求項１記載のシリコン半導体基板の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30898495A JPH09148335A (ja) | 1995-11-28 | 1995-11-28 | シリコン半導体基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30898495A JPH09148335A (ja) | 1995-11-28 | 1995-11-28 | シリコン半導体基板及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09148335A true JPH09148335A (ja) | 1997-06-06 |
Family
ID=17987558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30898495A Pending JPH09148335A (ja) | 1995-11-28 | 1995-11-28 | シリコン半導体基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09148335A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6325848B1 (en) | 1997-11-11 | 2001-12-04 | Nec Corporation | Method of making a silicon substrate with controlled impurity concentration |
| JP2005317853A (ja) * | 2004-04-30 | 2005-11-10 | Japan Science & Technology Agency | シリコン結晶中のＣｕ不純物のゲッタリング方法 |
| US9136125B2 (en) | 2012-03-23 | 2015-09-15 | Kabushiki Kaisha Toshiba | Substrate of semiconductor device, for gettering metallic impurity |
-
1995
- 1995-11-28 JP JP30898495A patent/JPH09148335A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6325848B1 (en) | 1997-11-11 | 2001-12-04 | Nec Corporation | Method of making a silicon substrate with controlled impurity concentration |
| JP2005317853A (ja) * | 2004-04-30 | 2005-11-10 | Japan Science & Technology Agency | シリコン結晶中のＣｕ不純物のゲッタリング方法 |
| JP4684574B2 (ja) * | 2004-04-30 | 2011-05-18 | 独立行政法人科学技術振興機構 | シリコン結晶中のＣｕ不純物のゲッタリング方法 |
| US9136125B2 (en) | 2012-03-23 | 2015-09-15 | Kabushiki Kaisha Toshiba | Substrate of semiconductor device, for gettering metallic impurity |
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