JPH06138191A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH06138191A JPH06138191A JP4288960A JP28896092A JPH06138191A JP H06138191 A JPH06138191 A JP H06138191A JP 4288960 A JP4288960 A JP 4288960A JP 28896092 A JP28896092 A JP 28896092A JP H06138191 A JPH06138191 A JP H06138191A
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- JP
- Japan
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- test
- signal
- circuit
- mode
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Abstract
(57)【要約】
【目的】 自己テスト回路をチップ内に有する半導体集
積回路において、テスト専用ピンを設けずにテスト対象
ブロックの機能テストを行えるようにする。 【構成】 チップ内部にパワーオンリセット回路１を設
けるとともに、パワーオンリセット信号をクロック入力
とし、システムクロックをデータ入力とするＤ型フリッ
プフロップ２の出力TST1をマトリクス回路３を介して特
定のテスト対象ブロック１１の前段のマルチプレクサ４
に導く。マルチプレクサ４には通常信号とテスト信号が
夫々入力されており、フリップフロップ出力TST1に基づ
く選択信号SEL より、これら入力信号のいずれか一方を
切り換えて出力する。
積回路において、テスト専用ピンを設けずにテスト対象
ブロックの機能テストを行えるようにする。 【構成】 チップ内部にパワーオンリセット回路１を設
けるとともに、パワーオンリセット信号をクロック入力
とし、システムクロックをデータ入力とするＤ型フリッ
プフロップ２の出力TST1をマトリクス回路３を介して特
定のテスト対象ブロック１１の前段のマルチプレクサ４
に導く。マルチプレクサ４には通常信号とテスト信号が
夫々入力されており、フリップフロップ出力TST1に基づ
く選択信号SEL より、これら入力信号のいずれか一方を
切り換えて出力する。
Description
【０００１】
【産業上の利用分野】本発明は、チップ内に自己テスト
回路を形成して成る半導体集積回路に関し、特にテスト
モードとノーマルモードとの切換手段及びテスト対象の
選択手段を有する大規模半導体集積回路（ＬＳＩ、以下
同じ）に関する。
回路を形成して成る半導体集積回路に関し、特にテスト
モードとノーマルモードとの切換手段及びテスト対象の
選択手段を有する大規模半導体集積回路（ＬＳＩ、以下
同じ）に関する。
【０００２】
【従来の技術】ＬＳＩでは、出荷時、あるいは実装時に
チップ搭載ブロックの機能テストを行うことが一般的と
なっている。また、故障検出が困難なブロックについて
は、テストパターン生成を容易にするために、当該ブロ
ックの入出力側にマルチプレクサを付加して自己テスト
回路を形成し、チップ外部から直接アクセスできるよう
にしている。
チップ搭載ブロックの機能テストを行うことが一般的と
なっている。また、故障検出が困難なブロックについて
は、テストパターン生成を容易にするために、当該ブロ
ックの入出力側にマルチプレクサを付加して自己テスト
回路を形成し、チップ外部から直接アクセスできるよう
にしている。
【０００３】図４はこの種の自己テスト回路の基本構成
図であり、１０は第一のマルチプレクサ、１１はテスト
対象ブロック、１２は他のチップ搭載ブロック、１３は
第二のマルチプレクサ、１４は入力バッファ、１５はテ
スト用バッファ、１６は出力バッファ、１７は外部接続
用ピンを表す。
図であり、１０は第一のマルチプレクサ、１１はテスト
対象ブロック、１２は他のチップ搭載ブロック、１３は
第二のマルチプレクサ、１４は入力バッファ、１５はテ
スト用バッファ、１６は出力バッファ、１７は外部接続
用ピンを表す。
【０００４】第一のマルチプレクサ１０には、チップ外
部から直接、あるいはチップ内の他ブロックから導かれ
た通常モード信号（データ信号）と、入力バッファ１４
から導かれたテストモード信号とが入力されており、テ
スト用バッファ１５から導かれた二値のテスト切換信号
TST で両モード信号のいずれか一方を選択してテスト対
象ブロック１１に入力している。このテスト切換信号TS
T は第二のマルチプレクサ１３にも入力され、第一のマ
ルチプレクサ１０と同期して選択切換がなされる。
部から直接、あるいはチップ内の他ブロックから導かれ
た通常モード信号（データ信号）と、入力バッファ１４
から導かれたテストモード信号とが入力されており、テ
スト用バッファ１５から導かれた二値のテスト切換信号
TST で両モード信号のいずれか一方を選択してテスト対
象ブロック１１に入力している。このテスト切換信号TS
T は第二のマルチプレクサ１３にも入力され、第一のマ
ルチプレクサ１０と同期して選択切換がなされる。
【０００５】通常モード選択時には、テスト対象ブロッ
ク１１の出力が、他ブロック１２、第二のマルチプレク
サ１３を経て外部バッファ１６に導かれる。他方、テス
トモード選択時にはテスト対象ブロック１１の出力が第
二のマルチプレクサ１３を経て外部バッファ１６に導か
れる。図示の例では、テスト切換信号TST が”１”信号
（Ｈｉｇｈ信号）のときにテストモード、”０”（Ｌｏ
ｗ信号）のときに通常モードとなる。
ク１１の出力が、他ブロック１２、第二のマルチプレク
サ１３を経て外部バッファ１６に導かれる。他方、テス
トモード選択時にはテスト対象ブロック１１の出力が第
二のマルチプレクサ１３を経て外部バッファ１６に導か
れる。図示の例では、テスト切換信号TST が”１”信号
（Ｈｉｇｈ信号）のときにテストモード、”０”（Ｌｏ
ｗ信号）のときに通常モードとなる。
【０００６】
【発明が解決しようとする課題】このように、従来は、
テストパターン生成を容易にするために、故障検出が困
難な部位のテスト対象ブロック１１の入出力側にマルチ
プレクサ１０、１３を付加して自己テスト回路を形成
し、その部分がチップ外部から直接アクセスできるよう
にしていた。しかしながら、上記構成の自己テスト回路
では、テスト切換信号TST を入力するためのピン１７を
テスト専用に設ける必要があり、ＬＳＩ設計上のオーバ
ーヘッドとなっていた。特に、ピン数に制約のある製品
に対しては非常に大きな問題であった。
テストパターン生成を容易にするために、故障検出が困
難な部位のテスト対象ブロック１１の入出力側にマルチ
プレクサ１０、１３を付加して自己テスト回路を形成
し、その部分がチップ外部から直接アクセスできるよう
にしていた。しかしながら、上記構成の自己テスト回路
では、テスト切換信号TST を入力するためのピン１７を
テスト専用に設ける必要があり、ＬＳＩ設計上のオーバ
ーヘッドとなっていた。特に、ピン数に制約のある製品
に対しては非常に大きな問題であった。
【０００７】本発明は、かかる問題点に鑑みてなされた
もので、その目的とするところは、テスト専用ピンを不
要とする構成の半導体集積回路を提供することにある。
もので、その目的とするところは、テスト専用ピンを不
要とする構成の半導体集積回路を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、半導体集積回路の動作管理を行うシス
テムクロックをテストモードの切換に用いるとともに、
チップ外部より入力するデータ信号を複数のテスト対象
ブロックの選択に用いた。
め、本発明では、半導体集積回路の動作管理を行うシス
テムクロックをテストモードの切換に用いるとともに、
チップ外部より入力するデータ信号を複数のテスト対象
ブロックの選択に用いた。
【０００９】即ち、本発明の第一の構成は、テスト対象
ブロックと、このテスト対象ブロックの動作モードを通
常モード及びテストモードのいずれか一方に切換えるモ
ード切換手段とを有する自己テスト回路をチップ内に形
成して成る半導体集積回路であって、このモード切換手
段は、電源投入時にアクティブとなるリセット信号を生
成するパワーオンリセット回路などの信号生成回路と、
リセット信号をクロック入力、及び外部より入力される
システムクロックをデータ入力とし、リセット信号入力
時のシステムクロックレベルに対応する二値信号を出力
するフリップフロップ（以下、Ｆ／Ｆと略称する）と、
通常モード信号とテストモード信号とを入力するととも
にこれら入力信号のいずれか一方をＦ／Ｆの出力により
切換えて出力するマルチプレクサとを含んで成る。
ブロックと、このテスト対象ブロックの動作モードを通
常モード及びテストモードのいずれか一方に切換えるモ
ード切換手段とを有する自己テスト回路をチップ内に形
成して成る半導体集積回路であって、このモード切換手
段は、電源投入時にアクティブとなるリセット信号を生
成するパワーオンリセット回路などの信号生成回路と、
リセット信号をクロック入力、及び外部より入力される
システムクロックをデータ入力とし、リセット信号入力
時のシステムクロックレベルに対応する二値信号を出力
するフリップフロップ（以下、Ｆ／Ｆと略称する）と、
通常モード信号とテストモード信号とを入力するととも
にこれら入力信号のいずれか一方をＦ／Ｆの出力により
切換えて出力するマルチプレクサとを含んで成る。
【００１０】また、本発明の第二の構成は、複数のテス
ト対象ブロックと、特定のテスト対象ブロックを選択す
るテスト対象選択手段と、選択されたテスト対象ブロッ
クの動作モードを通常モード及びテストモードのいずれ
か一方に切換えるモード切換手段とを有する自己テスト
回路をチップ内に形成して成る半導体集積回路であっ
て、このテスト対象選択手段は、電源投入時にアクティ
ブとなるリセット信号を生成するパワーオンリセット回
路などの信号生成回路と、リセット信号をクロック入力
とし、且つ、外部より入力されるシステムクロックをデ
ータ入力とし、リセット信号入力時のシステムクロック
レベルに対応する二値信号を出力するＦ／Ｆと、少なく
とも二つの外部データ信号の組合せにより特定のテスト
対象ブロックに対応するアドレス出力をアクティブとな
し、アクティブとなったアドレス出力とＦ／Ｆ出力との
論理条件を判断するマトリクス回路とを含み、モード切
換手段は、通常モード信号とテストモード信号とを入力
するとともにこれら入力信号のいずれか一方をマトリク
ス回路出力により切換えて出力するマルチプレクサとを
含んで成る。
ト対象ブロックと、特定のテスト対象ブロックを選択す
るテスト対象選択手段と、選択されたテスト対象ブロッ
クの動作モードを通常モード及びテストモードのいずれ
か一方に切換えるモード切換手段とを有する自己テスト
回路をチップ内に形成して成る半導体集積回路であっ
て、このテスト対象選択手段は、電源投入時にアクティ
ブとなるリセット信号を生成するパワーオンリセット回
路などの信号生成回路と、リセット信号をクロック入力
とし、且つ、外部より入力されるシステムクロックをデ
ータ入力とし、リセット信号入力時のシステムクロック
レベルに対応する二値信号を出力するＦ／Ｆと、少なく
とも二つの外部データ信号の組合せにより特定のテスト
対象ブロックに対応するアドレス出力をアクティブとな
し、アクティブとなったアドレス出力とＦ／Ｆ出力との
論理条件を判断するマトリクス回路とを含み、モード切
換手段は、通常モード信号とテストモード信号とを入力
するとともにこれら入力信号のいずれか一方をマトリク
ス回路出力により切換えて出力するマルチプレクサとを
含んで成る。
【００１１】
【作用】第一及び第二の構成共、Ｆ／Ｆの出力レベル
は、信号生成回路から出力されるリセット信号が入力さ
れたときのシステムクロックレベルにより決まる。この
リセット信号は電源投入時のみアクティブとなるので、
次のリセット信号がアクティブになるまでＦ／Ｆの出力
レベルは継続される。
は、信号生成回路から出力されるリセット信号が入力さ
れたときのシステムクロックレベルにより決まる。この
リセット信号は電源投入時のみアクティブとなるので、
次のリセット信号がアクティブになるまでＦ／Ｆの出力
レベルは継続される。
【００１２】第一の構成では、このＦ／Ｆの出力をテス
トモードと通常モードの切換信号に用いる。例えば、テ
ストモードを選択するときはパワーオン時のシステムク
ロックレベルに対応する二値信号レベルとなし、このと
きのＦ／Ｆ出力をマルチプレクサに導く。これにより半
導体集積回路はテストモードとなり、テスト対象ブロッ
クの機能テストが可能となる。
トモードと通常モードの切換信号に用いる。例えば、テ
ストモードを選択するときはパワーオン時のシステムク
ロックレベルに対応する二値信号レベルとなし、このと
きのＦ／Ｆ出力をマルチプレクサに導く。これにより半
導体集積回路はテストモードとなり、テスト対象ブロッ
クの機能テストが可能となる。
【００１３】第二の構成では、少なくとも二つの外部デ
ータ信号をマトリクス回路に入力することで、特定のテ
スト対象ブロックに対応するアドレスをアクティブとな
し、更に、アクティブとなったアドレスと前記Ｆ／Ｆ出
力との論理条件を判断することで、当該テスト対象ブロ
ックに関するマルチプレクサの出力切換がなされる。し
たがって、テスト対象ブロックが複数形成されている場
合であっても個々のブロックの機能テストが可能とな
る。
ータ信号をマトリクス回路に入力することで、特定のテ
スト対象ブロックに対応するアドレスをアクティブとな
し、更に、アクティブとなったアドレスと前記Ｆ／Ｆ出
力との論理条件を判断することで、当該テスト対象ブロ
ックに関するマルチプレクサの出力切換がなされる。し
たがって、テスト対象ブロックが複数形成されている場
合であっても個々のブロックの機能テストが可能とな
る。
【００１４】
【実施例】次に、本発明の実施例を図面を参照して詳細
に説明する。
に説明する。
【００１５】図１は本発明の一実施例の構成図であり、
自己テスト回路の入力側構成例を示している。なお、チ
ップ内には複数のテスト対象ブロックと、その入力切換
のためのマルチプレクサとが形成されているものとす
る。
自己テスト回路の入力側構成例を示している。なお、チ
ップ内には複数のテスト対象ブロックと、その入力切換
のためのマルチプレクサとが形成されているものとす
る。
【００１６】本実施例では、特定のテスト対象ブロック
１１（従来品）のモード切換を行うため、パワーオンリ
セット回路１、Ｆ／Ｆ２、マトリクス回路３、マルチプ
レクサ４を含んで自己テスト回路を構成する。１７は外
部接続用ピン（従来と同一機能部品）であり、システム
クロックや外部データ等のチップ外部信号を夫々バッフ
ァを介してチップ内に導いている。また、マルチプレク
サ４には、従来回路と同様、テスト信号と通常信号とが
入力されている。
１１（従来品）のモード切換を行うため、パワーオンリ
セット回路１、Ｆ／Ｆ２、マトリクス回路３、マルチプ
レクサ４を含んで自己テスト回路を構成する。１７は外
部接続用ピン（従来と同一機能部品）であり、システム
クロックや外部データ等のチップ外部信号を夫々バッフ
ァを介してチップ内に導いている。また、マルチプレク
サ４には、従来回路と同様、テスト信号と通常信号とが
入力されている。
【００１７】パワーオンリセット回路１は、電源投入時
に単発パルスからなるパワーオンリセット信号（以下、
リセット信号）を生成するもので、このリセット信号を
Ｆ／Ｆ２（Ｄ型Ｆ／Ｆ、以下同じ）のクロック入力端子
に導いている。Ｆ／Ｆ２のデータ入力端子にはチップ内
搭載回路のクロックとして用いられるシステムクロック
が分岐入力される。このシステムクロックは二値レベル
のパルス列からなり、その配列はチップ外部から任意に
変えられるものとする。このような構成では、Ｆ／Ｆ２
の出力レベルは、リセット信号が入力されたときのシス
テムクロックレベルにより決まる。リセット信号は電源
投入時のみアクティブとなるので、次のリセット信号が
アクティブになるまでＦ／Ｆ２の出力レベルは継続され
る。本実施例ではこのＦ／Ｆ２の出力をテスト切換信号
TST1として用いる。
に単発パルスからなるパワーオンリセット信号（以下、
リセット信号）を生成するもので、このリセット信号を
Ｆ／Ｆ２（Ｄ型Ｆ／Ｆ、以下同じ）のクロック入力端子
に導いている。Ｆ／Ｆ２のデータ入力端子にはチップ内
搭載回路のクロックとして用いられるシステムクロック
が分岐入力される。このシステムクロックは二値レベル
のパルス列からなり、その配列はチップ外部から任意に
変えられるものとする。このような構成では、Ｆ／Ｆ２
の出力レベルは、リセット信号が入力されたときのシス
テムクロックレベルにより決まる。リセット信号は電源
投入時のみアクティブとなるので、次のリセット信号が
アクティブになるまでＦ／Ｆ２の出力レベルは継続され
る。本実施例ではこのＦ／Ｆ２の出力をテスト切換信号
TST1として用いる。
【００１８】マトリクス回路３は、複数のテスト対象ブ
ロックから一つのブロックを特定するとともに、特定さ
れたブロックのテストモード切換を行うための信号SEL
を生成する回路である。その具体的構成は、例えば図２
に示すように、少なくとも二つの外部データ信号（図示
省略）を分岐入力することで特定のテスト対象ブロック
に対応するアドレスをアクティブとなすエンコーダ２１
と、アクティブとなったアドレスとテスト切換信号TST1
とのＡＮＤ条件を判断するＡＮＤゲート２２とを含んで
成る。マトリクス回路３から出力された選択信号SEL
は、マルチプレクサ４に導かれ、その出力切換がなされ
る。
ロックから一つのブロックを特定するとともに、特定さ
れたブロックのテストモード切換を行うための信号SEL
を生成する回路である。その具体的構成は、例えば図２
に示すように、少なくとも二つの外部データ信号（図示
省略）を分岐入力することで特定のテスト対象ブロック
に対応するアドレスをアクティブとなすエンコーダ２１
と、アクティブとなったアドレスとテスト切換信号TST1
とのＡＮＤ条件を判断するＡＮＤゲート２２とを含んで
成る。マトリクス回路３から出力された選択信号SEL
は、マルチプレクサ４に導かれ、その出力切換がなされ
る。
【００１９】なお、以上は複数のテスト対象ブロックが
形成されている場合の構成例であり、単一ブロックの場
合はマトリクス回路３を必ずしも要しない。このときは
Ｆ／Ｆ２の出力TST1が直接マルチプレクサ４に導かれ
る。
形成されている場合の構成例であり、単一ブロックの場
合はマトリクス回路３を必ずしも要しない。このときは
Ｆ／Ｆ２の出力TST1が直接マルチプレクサ４に導かれ
る。
【００２０】図３は上記構成による動作タイミング図で
あり、（ａ）はテストモードを選択する場合、（ｂ）は
通常モードを選択する場合の例が示されている。これら
の図を参照すると、パワーオンリセット回路１の起動時
のシステムクロックレベルを二値レベルのいずれか一方
に切換えることで、夫々テスト切換信号TST1の二値レベ
ルが該二値レベルに対応したものとなっている。即ち、
図３（ａ）に示すように、電源投入時に、システムクロ
ックレベルを「High」にしておくことにより、チップ全
体がテストモードとなり、一方、図３（ｂ）に示すよう
に、電源投入時に、システムクロックレベルを「Low 」
にしておくことにより、チップ全体を通常モードとして
動作させることができる。
あり、（ａ）はテストモードを選択する場合、（ｂ）は
通常モードを選択する場合の例が示されている。これら
の図を参照すると、パワーオンリセット回路１の起動時
のシステムクロックレベルを二値レベルのいずれか一方
に切換えることで、夫々テスト切換信号TST1の二値レベ
ルが該二値レベルに対応したものとなっている。即ち、
図３（ａ）に示すように、電源投入時に、システムクロ
ックレベルを「High」にしておくことにより、チップ全
体がテストモードとなり、一方、図３（ｂ）に示すよう
に、電源投入時に、システムクロックレベルを「Low 」
にしておくことにより、チップ全体を通常モードとして
動作させることができる。
【００２１】従って、このテスト切換信号TST1を用いて
マルチプレクサ４の出力を切り換えることにより、テス
ト専用ピンを設けなくとも、テストモードと通常モード
の切換を行うことが可能となる。
マルチプレクサ４の出力を切り換えることにより、テス
ト専用ピンを設けなくとも、テストモードと通常モード
の切換を行うことが可能となる。
【００２２】なお、本実施例では、テスト切換信号TST1
を出力するＦ／ＦにＤ型のものを用いたが、同一機能を
有する他の種類のＦ／Ｆで代用できるのは勿論である。
を出力するＦ／ＦにＤ型のものを用いたが、同一機能を
有する他の種類のＦ／Ｆで代用できるのは勿論である。
【００２３】
【発明の効果】以上説明したように、本発明では、チッ
プ内部に信号生成回路を形成し、このリセット信号をク
ロック入力とし、システムクロックをデータ入力とする
Ｆ／Ｆの出力により、テストモードの切換を行うように
したので、従来のように、テスト専用ピンを一つ増やす
ことなく、テストモードの切換が可能となる。半導体集
積回路の場合、電子回路の付加は極めて容易且つ安価な
のに対し、ピンの節減を図ることは技術的にもコスト的
にも非常に困難である点に鑑みれば、本発明の効果には
絶大なものがある。
プ内部に信号生成回路を形成し、このリセット信号をク
ロック入力とし、システムクロックをデータ入力とする
Ｆ／Ｆの出力により、テストモードの切換を行うように
したので、従来のように、テスト専用ピンを一つ増やす
ことなく、テストモードの切換が可能となる。半導体集
積回路の場合、電子回路の付加は極めて容易且つ安価な
のに対し、ピンの節減を図ることは技術的にもコスト的
にも非常に困難である点に鑑みれば、本発明の効果には
絶大なものがある。
【図１】本発明の一実施例に係るＬＳＩ内自己テスト回
路の基本構成図である。
路の基本構成図である。
【図２】本実施例で用いるマトリクス回路の具体的構成
図である。
図である。
【図３】（ａ）は本実施例によるテストモード選択時の
動作タイミング、（ｂ）は通常モード選択時の動作タイ
ミングを示す図である。
動作タイミング、（ｂ）は通常モード選択時の動作タイ
ミングを示す図である。
【図４】従来のＬＳＩ内自己テスト回路の基本構成図で
ある。
ある。
１…パワーオンリセット回路（信号生成回路）、２…フ
リップフロップ、３…マトリクス回路、４，１０，１３
…マルチプレクサ、１１…テスト対象ブロック １７…外部接続用ピン。
リップフロップ、３…マトリクス回路、４，１０，１３
…マルチプレクサ、１１…テスト対象ブロック １７…外部接続用ピン。
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｍ 8427−4Ｍ
Claims (2)
- 【請求項１】 テスト対象ブロックと、このテスト対象
ブロックの動作モードを通常モード及びテストモードの
いずれか一方に切換えるモード切換手段とを有する自己
テスト回路をチップ内に形成して成る半導体集積回路で
あって、 前記モード切換手段は、 電源投入時にアクティブとなるリセット信号を生成する
信号生成回路と、 前記リセット信号をクロック入力とし、外部より入力さ
れるシステムクロックをデータ入力とし、リセット信号
入力時のシステムクロックレベルに対応する二値信号を
出力するフリップフロップと、 通常モード信号とテストモード信号とを入力するととも
に、これらの入力信号のいずれか一方を前記フリップフ
ロップの出力により切換えて出力するマルチプレクサと
を含んで成ることを特徴とする半導体集積回路。 - 【請求項２】 複数のテスト対象ブロックと、特定のテ
スト対象ブロックを選択するテスト対象選択手段と、選
択されたテスト対象ブロックの動作モードを通常モード
及びテストモードのいずれか一方に切換えるモード切換
手段とを有する自己テスト回路をチップ内に形成して成
る半導体集積回路であって、 前記テスト対象選択手段は、 電源投入時にアクティブとなるリセット信号を生成する
信号生成回路と、 前記リセット信号をクロック入力とし、外部より入力さ
れるシステムクロックをデータ入力とし、リセット信号
入力時のシステムクロックレベルに対応する二値信号を
出力するフリップフロップと、 少なくとも二つの外部データ信号の組合せにより特定の
テスト対象ブロックに対応するアドレス出力をアクティ
ブとなし、アクティブとなったアドレス出力と前記フリ
ップフロップ出力との論理条件を判断するマトリクス回
路とを含み、 前記モード切換手段は、 通常モード信号とテストモード信号とを入力するととも
に、これらの入力信号のいずれか一方を前記マトリクス
回路出力により切換えて出力するマルチプレクサを含ん
で成ることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4288960A JP2849007B2 (ja) | 1992-10-27 | 1992-10-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4288960A JP2849007B2 (ja) | 1992-10-27 | 1992-10-27 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06138191A true JPH06138191A (ja) | 1994-05-20 |
| JP2849007B2 JP2849007B2 (ja) | 1999-01-20 |
Family
ID=17737031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4288960A Expired - Fee Related JP2849007B2 (ja) | 1992-10-27 | 1992-10-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2849007B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6202184B1 (en) | 1997-07-25 | 2001-03-13 | Nec Corporation | Semiconductor integrated circuit device |
| US6492848B1 (en) | 1999-06-30 | 2002-12-10 | Hyundai Electronics Industries Co., Ltd. | Power-on reset circuit generating reset signal for different power-on signals |
| CN109074338A (zh) * | 2016-10-05 | 2018-12-21 | 富士电机株式会社 | 集成电路装置 |
| WO2023030069A1 (zh) * | 2021-09-06 | 2023-03-09 | 苏州贝克微电子股份有限公司 | 半导体芯片、测试方法、测试装置、存储介质及程序产品 |
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|---|---|---|---|---|
| JPS63250743A (ja) * | 1987-04-07 | 1988-10-18 | Fujitsu Ltd | テストモ−ド設定方式 |
-
1992
- 1992-10-27 JP JP4288960A patent/JP2849007B2/ja not_active Expired - Fee Related
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