JPH06131314A - 中央処理装置の異常監視装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は複数のＣＰＵを接続してなるマルチ
ＣＰＵシステムにおけるフェールセーフ処理を行うＣＰ
Ｕ異常監視装置に関し、他のＣＰＵを非同期で監視し
て、処理速度の低下防止とコストの低減を図ることを目
的とする。 【構成】 複数のＣＰＵ１１〜１３をトライステートバ
ッファ６１〜６３を介して接続する。ＣＰＵ１１〜１３
はＲＯＭ４１〜４３内のプログラムに従って独自に処理
を実行しながら他のＣＰＵが発する信号の正当性を判断
し、異常検出時には出力ポート７１〜７３から異常検出
信号を送信する。各ユニットＵ₁₁〜Ｕ₁₃はこの信号を受
信したらトライステートバッファ６１〜６３及び出力ポ
ート７１〜７３をハイインピーダンス状態として自己を
回路から切り離す。正常なＣＰＵは、本来の処理と合わ
せて異常なＣＰＵが実行すべき処理のバックアップを行
う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は中央処理装置異常監視装
置に係り、特に複数の中央処理装置を接続してなるマル
チ中央処理装置システムにおけるフェールセーフ処理を
行う中央処理装置異常監視装置に関する。

【０００２】

【従来の技術】近年では、電気機器等における機能向上
の要求から、複数の中央処理装置（ＣＰＵ）を接続し
て、同時並列的に複数の処理を行うマルチＣＰＵシステ
ムが広く用いられる傾向にある。

【０００３】このようなマルチＣＰＵシステムにおいて
は、複数のＣＰＵが互いに他のＣＰＵにおける演算結果
等を利用している。従って、いずれかのＣＰＵに異常が
発生した場合にその異常を放置すると、他のＣＰＵにお
ける処理にも影響を与えることになる。このため、マル
チＣＰＵシステムにおいては、各ＣＰＵに異常が生じた
場合、その異常を検知して何らかのフェールセーフ処理
を行うことが要求される。

【０００４】従来より、このような要求を満たす装置に
ついての提案がなされており、例えば、特開昭６０−１
８６９０２号公報は、２つのＣＰＵにおける処理を同期
させ、互いに他方のＣＰＵから送信される信号を監視す
ることにより異常を検出する装置について開示してい
る。

【０００５】つまり、上記公報記載の装置における２つ
のＣＰＵは、互いに同期した状態で起動され、その後、
先ず自己が正常に動作していることを表す所定の信号を
送信する。そして、互いに他方のＣＰＵから発せられた
所定の信号を受信したら、他方のＣＰＵは正常であると
判断し、自己の実施すべき処理を遂行する。

【０００６】また、起動後の所定のタイミングで所定の
信号を受信しなかった場合は、他方のＣＰＵに暴走等の
異常が発生したと判断して、異常が発生したと思われる
ＣＰＵを一旦リセットする。そして、２つのＣＰＵの同
期が取れたら、再び各ＣＰＵにおいて上記の処理を繰り
返し行う。

【０００７】このように、上記公報記載の装置によれ
ば、マルチＣＰＵシステムを構成する各ＣＰＵに異常が
発生した場合、他方のＣＰＵによりいち早くその異常が
検知される。従って、一方のＣＰＵに異常が生じてもそ
の異常によりシステム全体が暴走してしまうことがな
い。

【０００８】

【発明が解決しようとする課題】しかし、上記従来の装
置でＣＰＵの異常を検出するためには、２つのＣＰＵが
同期していることが要求される。このため、それぞれの
ＣＰＵでは、本来実行すべき処理の他に、互いのＣＰＵ
を同期させる処理が必要となり、同期に要する処理時間
や待ち時間の分だけ処理速度が遅くなる。

【０００９】また、複数のＣＰＵにおいて処理の同期を
図るためには、プログラムの起動時期を同期させること
に加えて、各ＣＰＵのクロックタイミングを高い信頼性
の基に同期させることが必要であり、非常に複雑なタイ
ミング回路や判定回路等のハードウェアが必要になる。

【００１０】このように、上記従来の装置は、マルチＣ
ＰＵシステムにおける処理速度を著しく低下させるうえ
に、複雑なハードウェアを必要とするためコストアップ
を引き起こすという問題点を有していた。

【００１１】本発明は、上述の点に鑑みてなされたもの
であり、マルチＣＰＵシステムの各ＣＰＵ毎に、他のＣ
ＰＵの状態を非同期で監視する監視手段を設けることに
より、処理速度の低下防止、及び低コストでの実現を可
能とするＣＰＵ異常監視装置を提供することを目的とす
る。

【００１２】

【課題を解決するための手段】上記の目的を達成する中
央処理装置の異常監視装置の原理図を図１に示す。

【００１３】本発明に係る中央処理装置異常監視装置１
０は、マルチ中央処理装置システムを構成する複数の中
央処理装置１ａ〜１ｃと、それぞれの中央処理装置１ａ
〜１ｃ毎に設けられた監視手段２ａ〜２ｃ，回路遮断手
段３ａ〜３ｃ，バックアップ手段４ａ〜４ｃ、及び中央
処理装置１ａ〜１ｃを中心とするユニットＵ₁ 〜Ｕ₃を
互いに接続する通信線５より構成される。

【００１４】監視手段２ａ〜２ｃは、回路遮断手段３ａ
〜３ｃ及び通信線５を介して他のユニットＵ₁ 〜Ｕ₃ を
構成する中央処理装置１ａ〜１ｃの出力信号を監視す
る。そして、その出力信号に基づいて、他のユニットＵ
₁ 〜Ｕ₃ の中央処理装置１ａ〜１ｃが正常に機能してい
るか否かを監視し、異常を検出した場合には、どの中央
処理装置１ａ〜１ｃに異常が生じたかを特定する異常検
出信号を発する。

【００１５】回路遮断手段３ａ〜３ｃは、各ユニットＵ
₁ 〜Ｕ₃ と通信線５との導通を制御する。すなわち、自
己の属するユニットＵ₁ 〜Ｕ₃ が正常である場合には、
各ユニットＵ₁ 〜Ｕ₃ と通信線５とを導通状態とする。
そして、他のユニットＵ₁ 〜Ｕ₃ の監視手段２ａ〜２ｃ
から、自己の属するユニットＵ₁ 〜Ｕ₃ の中央処理装置
１ａ〜１ｃに異常が生じている旨の異常検出信号を受信
したら、自己の属するユニットＵ₁ 〜Ｕ₃ と通信線５と
を遮断する。

【００１６】バックアップ手段４ａ〜４ｃは、他のユニ
ットＵ₁ 〜Ｕ₃ がそれぞれの回路遮断手段３ａ〜３ｃに
より前記通信線５から遮断された場合に、遮断されたユ
ニットＵ₁ 〜Ｕ₃ の中央処理装置１ａ〜１ｃが実行すべ
き処理を、その後、正常な他のユニットＵ₁ 〜Ｕ₃ の中
央処理装置１ａ〜１ｃに実行させる。

【００１７】

【作用】上記構成の中央処理装置異常監視装置１０にお
いて、前記中央処理装置１ａ〜１ｃは、それぞれ独立に
自己が実施すべき処理を実行する。また、それぞれの中
央処理装置１ａ〜１ｃにおける演算結果は、通信線５を
介して他のユニットＵ₁〜Ｕ₃ に供給される。

【００１８】前記監視手段２ａ〜２ｃは、他のユニット
Ｕ₁ 〜Ｕ₃ の中央処理装置１ａ〜１ｃから供給される信
号が異常である場合に、異常検出信号を発する。この異
常検出信号は、他のユニットＵ₁ 〜Ｕ₃ に異常の発生し
たユニットを知らせると共に、自己の属するユニットＵ
₁ 〜Ｕ₃ の中央処理装置１ａ〜１ｃにも、他のユニット
Ｕ₁ 〜Ｕ₃ における異常の発生を知らせる。

【００１９】前記回路遮断手段３ａ〜３ｃは、通信線５
を介して自己の属するユニットＵ₁〜Ｕ₃ が異常である
旨の異常検出信号を受信したら、そのユニットＵ₁ 〜Ｕ
₃ を通信線５から遮断する。従って、それ以後、中央処
理装置１ａ〜１ｃが異常を示したユニットＵ₁ 〜Ｕ
₂ は、マルチ中央処理装置システムから切り離され、他
の正常なユニットＵ₁ 〜Ｕ₃ における処理に悪影響を及
ぼすことはない。

【００２０】また、正常な中央処理装置１ａ〜１ｃで
は、バックアップ手段４ａ〜４ｃと共に、遮断されたユ
ニットＵ₁ 〜Ｕ₃ における処理のバックアップが行われ
るためシステム全体としての機能低下が最低限に抑制さ
れる。

【００２１】

【実施例】図２は本発明に係る中央処理装置（ＣＰＵ）
の異常監視装置の一実施例の回路図を示す。本実施例の
ＣＰＵ異常監視装置２０は、３つのＣＰＵ１１〜１３を
有するマルチＣＰＵシステムに適用したもので、各ＣＰ
Ｕ毎に独立して設けられた３つのユニットＵ₁₁〜Ｕ₁₃を
互いに接続することにより構成される。

【００２２】以下、各ユニットＵ₁₁〜Ｕ₁₃の構成につい
て説明する。尚、それぞれのユニットＵ₁₁〜Ｕ₁₃は互い
に構成が類似しているため、説明の便宜上ユニットＵ₁₁
を中心に説明を行う。

【００２３】ユニットＵ₁₁は、ＣＰＵ１１，ウォッチド
ッグタイマ（ＷＤＴ）２１，リードオンリメモリ（ＲＯ
Ｍ）３１，ランダムアクセスメモリ（ＲＡＭ）４１，デ
コーダ５１，トライステートバッファ６１，出力ポート
７１，入力ポート８１及びこれらを相互に接続するロー
カルバス９１で構成される。

【００２４】ＷＤＴ２１は、ＣＰＵ１１の出力を監視
し、所定時間内に所定の信号が出力されない場合ＣＰＵ
１１に異常が生じたと判断して、所定の信号を出力する
回路である。本実施例装置においては、図２に示すよう
に、ＷＤＴ２１の出力端子（異常検知時“ロー”出力）
は、３端子オアゲート１１ａを介してＣＰＵ１１のリセ
ット端子（“ロー”入力でリセット）に接続されてい
る。従って、ＷＤＴ２１が異常を検出した場合は、必ず
ＣＰＵ１にリセット信号が供給される。

【００２５】ＲＯＭ３１には、後述の図３，図４に示す
ようにＣＰＵ１１が実行するプログラムを格納してい
る。ＣＰＵ１１は、このＲＯＭ３１に格納されているプ
ログラムを実行することにより、マルチＣＰＵシステム
の１部となる。また、本実施例のＣＰＵ異常監視装置２
０においては、ＣＰＵ１１がこのプログラムを実行する
ことにより、監視手段２ａ及びバックアップ手段４ａが
実現される。

【００２６】デコーダ５１の出力端子は、２端子のオア
ゲート６１ａを介してトライステートバッファ６１のア
ウトプットイネーブル（ＯＥ）端子に接続されている。
また、オアゲート６１ａの他方の入力端子は、インバー
タ６１ｂを挟んで３端子オアゲート１１ａの出力端子に
接続されている。

【００２７】トライステートバッファ６１は、ローアク
ティブのトライステートバッファで、ＯＥ端子に“ロ
ー”信号が供給されるとローカルバス９１と共用バス１
００とを導通させ、ＯＥ端子に“ハイ”信号が供給され
ると、出力端子をハイインピーダンス状態としてユニッ
トＵ₁₁を共用バス１００から切り離す。尚、共用バス１
００は、各ユニットＵ₁₁〜Ｕ₁₃におけるトライステート
バッファ６１〜６３と、各ユニットが共通で使用する共
用メモリ１１０及び共用入出力ポート（Ｉ／Ｏポート）
１１１とを相互に接続する通信線である。

【００２８】出力ポート７１は、上記のトライステート
バッファ６１と同様にローアクティブ・トライステート
のポートで、ＯＥ端子に“ハイ”信号が供給されている
場合、その出力端子はハイインピーダンス状態に保持さ
れることにより、他のＣＰＵ１２，１３への停止（リセ
ット）信号１０３，１０６をナンドゲート１２ｂ，１３
ｂから切り離す。尚、出力ポート７１のＯＥ端子は、イ
ンバータ７１ａを介してＣＰＵ１１のリセット端子に接
続されている。

【００２９】入力ポート８１は２入力の入力ポートで、
それぞれの端子は、他のユニットＵ ₁₂，Ｕ₁₃のＣＰＵ１
２，１３のリセット端子（図２中、Ｂ点，Ｃ点）に接続
されている。尚、各ユニットＵ₁₂，Ｕ₁₃における入力ポ
ート８２、及び８３には、それぞれ、ＣＰＵ１１，１３
のリセット端子（図２中、Ａ点，Ｃ点）、及びＣＰＵ１
１，１２のリセット端子（図２中、Ａ点，Ｂ点）が接続
される。

【００３０】従って、ＣＰＵ異常監視装置２０を構成す
る各ユニットＵ₁₁〜Ｕ₁₃の何れかにおいて、ＣＰＵ１１
〜１３のリセット端子にリセット信号が供給された場
合、他のユニットにおいて、そのＣＰＵのリセットが行
われたことを検知することができる。

【００３１】また、ＣＰＵ１１のリセット端子に接続さ
れる３端子アンドゲート１１ａには、上記のＷＤＴ２１
の出力端子の他、リセットスイッチ１１２及び２端子の
ナンドゲート１１ｂの出力端子が接続されている。ナン
ドゲート１１ｂの入力端子には、それぞれ、通信線１０
１，１０２を介してユニットＵ₁₂，Ｕ₁₃の出力ポート７
２，７３の出力端子の一方が接続されている。

【００３２】同様に、他のユニットＵ₁₂，Ｕ₁₃において
も、ＣＰＵ１２，１３のリセット端子に設けられた３端
子アンドゲート１２ａ，１３ａには、ＷＤＴ２２，２３
の他にリセットスイッチ１１２及びナンドゲート１２
ａ，１３ａが接続されてお、ナンドゲート１２ａ，１３
ａの入力端子には、通信線１０３，１０４及び１０５，
１０６を介して他のユニットの出力ポートが接続されて
いる。

【００３３】次に、ＣＰＵ異常監視装置２０の動作につ
いて説明するが、それに先立って、各ユニットＵ₁₁〜Ｕ
₁₃においてＣＰＵ１１〜１３が実行するプログラムの構
成、及びこれに起因して本実施例のＣＰＵ異常監視装置
２０が有する開発工程上の利点について説明する。

【００３４】図３は、各ユニットＵ₁₁〜Ｕ₁₃のＲＯＭ４
１〜４３に格納されているプログラムの内容の一例を示
している。各ＣＰＵ１１〜１３は、それぞれ対応するＲ
ＯＭ４１〜４３に格納されているプログラムを実行する
ことにより、マルチＣＰＵシステムの１部としての本来
の処理と、ＣＰＵ異常監視装置の１部としての処理とを
行う。

【００３５】このため、各ＲＯＭ４１〜４３に格納され
ているプログラムは、ＣＰＵ１１〜１３がそれぞれに課
された本来の処理を行うためのプログラム（３１ａ＋３
１ｂ〜３３ａ＋３３ｂ）と、バックアップ手段４ａ〜４
ｃとしての処理を行うためのプログラム（３１ａ〜３３
ａ）と、監視手段２ａ〜２ｃとしての処理を行うための
プログラム（３１ｃ〜３３ｃ）とに大別することができ
る。

【００３６】尚、図３に示すプログラム例においては、
各ＣＰＵが本来の処理を行うためのプログラムを、その
処理に最低限必要なプログラム３１ｂ〜３３ｂ（１k バ
イト）と、それを補完して高精度な処理を可能とするプ
ログラム３１ａ〜３３ａ（６３k バイト）とに分けて構
成している。そして、この最低限必要なプログラム３１
ｂ〜３３ｂを、互いに他のユニットＵ₁₁〜Ｕ₁₃における
バックアップ手段用プログラムとしている。

【００３７】すなわち、本実施例のＣＰＵ異常監視装置
２０と異常監視機能を備えていないマルチＣＰＵシステ
ムとを比べて全く新規なプログラムは、監視手段用プロ
グラム３１ｃ〜３３ｃだけである。

【００３８】これに対して、複数のＣＰＵを同期させた
うえで互いに異常を監視する従来の装置の場合は、非常
に複雑なプログラムを必要とする。例えば２つのＣＰＵ
を同期させる装置においては、先ず両者を動作させるた
めのオペレーティングシステムとしてのタイミング用プ
ログラムが必要になる。そして、このタイミング用プロ
グラムに適合させた形式で、それぞれのＣＰＵが互いに
監視しあいながら必要な処理を行うためのプログラムを
作成する労を要する。

【００３９】従って、従来の装置におけるプログラムを
開発する際には、本来の処理に対するプログラムの開発
に先立って、ＣＰＵ相互間の通信方法や、どの様な状態
を異常として判断するか等を十分検討する必要がある。
また、通常上記のようなタイミング用プログラムは、Ｃ
ＰＵの数を、例えば２つとして限定して開発されること
から、後にシステムに組み込むＣＰＵの数が変動したよ
うな場合に柔軟に対処することが難しい。

【００４０】一方、本実施例のＣＰＵ異常監視装置２０
における新規なプログラムは、上記したように監視手段
用プログラムだけである。また、この監視手段用プログ
ラムは、各ＣＰＵが本来の処理を行うためのプログラム
と独立した関係を有している。このため、開発手順とし
て、本来の処理に対する試験研究を十分に行った後で、
フェールセーフに相当する異常監視機能を検討すること
ができ、従来の装置に比べて大幅な開発工数の低減が可
能となる。

【００４１】さらに、監視手段用プログラムについて
は、本来の処理についての検討が十分なされた後に開発
が行われるため、システムに使用するＣＰＵの数の変動
等にも柔軟に対処することができると共に、どのような
状態を異常として判定すべきであるかを明確に把握し易
いという利点も有している。

【００４２】以下、各ＣＰＵ１１〜１３が図３に示す内
容のプログラムを実行する際の動作について説明する。

【００４３】各ＣＰＵ１１〜１３は、それぞれマルチＣ
ＰＵシステムを構成するＣＰＵとして独立に、本来の処
理を行うためのプログラム（３１ａ＋３１ｂ〜３３ａ＋
３３ｂ）を実行する。この際、各ＣＰＵ１１〜１３のリ
セット端子は“ハイ”レベルに保持されているから、イ
ンバータ６１ｂ〜６３ｂの出力端子は“ロー”レベルと
なる。

【００４４】従って、オアゲート６１ａ〜６３ａの出力
端子には、デコーダ５１〜５３の出力レベルがそのまま
現れ、トライステートバッファ６１〜６３は、ＣＰＵ１
１〜１３がプログラムを実行するに従って、イネーブル
状態またはハイインピーダンス状態となる。

【００４５】次に、所定のタイミングで監視手段用プロ
グラム３１ｃ〜３３ｃが起動されると、各ユニットＵ₁₁
〜Ｕ₁₃毎に独立に、他のユニットＵ₁₁〜Ｕ₁₃から出力さ
れる信号の監視を行う。そして、例えば、所定時間内に
所定の信号が送信されない場合や、複数のユニットＵ₁₁
〜Ｕ₁₃から明らかに異常な論理の信号が出力されている
場合、それらのユニットＵ₁₁〜Ｕ₁₃に異常が発生してい
ると判断する。

【００４６】監視手段用プログラムの実行中に何らの異
常も検出しなかった場合は、再び本来の処理の実行に戻
る。また、異常を検出した場合は、出力ポート７１〜７
３から異常なユニットＵ₁₁〜Ｕ₁₃に向けて異常検出信号
を送信する。

【００４７】例えば、ユニットＵ₁₁が明らかに異常であ
れば、ユニットＵ₁₂，Ｕ₁₃から通信線１０１，１０２を
介して異常信号が送信される。従って、ナンドゲート１
１ｂの出力端子は“ロー”レベルとなり、３端子アンド
ゲート１１ａを介してＣＰＵ１１のリセット端子には、
“ロー”レベルのリセット信号が送信される。

【００４８】また、ユニットＵ₁₁に異常が生じて、ユニ
ットＵ₁₂の出力信号と矛盾する信号が送信された場合
は、ユニットＵ₁₂，Ｕ１３からユニットＵ₁₁に向けて異
常検出信号が送信されると共に、ユニットＵ１３からユ
ニットＵ１２に向けた異常検出信号も送信される。この
場合、ユニットＵ₁₁のナンドゲート１１ｂの出力端子
は、上記の場合と同様に“ロー”レベルとなるが、ユニ
ットＵ₁₂のナンドゲート１２ｂの出力端子は、“ハイ”
レベルのままであり、ＣＰＵ１２がリセットされること
はない。

【００４９】このように、本実施例のＣＰＵ異常監視装
置２０は、３つのユニットＵ₁₁〜Ｕ ₁₃が多数決により各
ユニットＵ₁₁〜Ｕ₁₃の異常を検出する構成であり、異常
の検出を高精度に行うことができる。

【００５０】尚、各ＣＰＵ１１〜１３のリセット端子に
は、上記したように３端子アンドゲート１１ａ〜１３ａ
を介してＷＤＴ２１〜２３，ナンドゲート１１ｂ〜１３
ｂの出力端子，リセットスイッチ１１２が接続されてい
る。このため、それらのいずれかが“ロー”レベルとな
ると、各ＣＰＵ１１〜１３はリセットされることにな
る。

【００５１】ところで、何れかのＣＰＵ１１〜１３をリ
セットするために３端子アンドゲート１１ａ〜１３ａの
出力端子が“ロー”レベルになると、そのユニットＵ₁₁
〜Ｕ ₁₃におけるインバータ６１ｂ〜６３ｂ，７１ａ〜７
３ａは共に出力が反転して“ハイ”レベルとなる。従っ
て、そのユニットＵ₁₁〜Ｕ₁₃におけるトライステートバ
ッファ６１〜６３及び出力ポート８１のＯＥ端子は“ハ
イ”レベルに固定されることになる。

【００５２】このため、そのトライステートバッファ６
１〜６３及び出力ポート７１〜７３は、ハイインピーダ
ンス状態に保持され、ＣＰＵ異常監視装置２０から電気
的に切り離された状態となる。すなわち、トライステー
トバッファ６１〜６３及び出力ポート７１〜７３は、本
実施例のＣＰＵ異常監視装置２０において、回路遮断手
段としての機能を有している。

【００５３】また、上記したように、３端子アンドゲー
ト１１ａ〜１３ａの出力端子は、互いに他のユニットＵ
₁₁〜Ｕ₁₃の入力ポート８１〜８３に接続されている。各
ユニットＵ₁₁〜Ｕ₁₃では、入力ポート８１〜８３の何れ
かの端子に“ロー”レベルの信号が供給されたら、その
端子が相当されているユニットＵ₁₁〜Ｕ₁₃に異常が発生
したと判断する。そして、異常が発生したと思われるユ
ニットＵ₁₁〜Ｕ₁₃で実行すべき処理のバックアップを開
始する。

【００５４】つまり、ユニットＵ₁₁に異常が発生したと
すると、ＣＰＵ１１に対するリセット信号が入力ポート
８２，８３に送信され、各ユニットＵ₁₂，Ｕ₁₃にはユニ
ットＵ₁₁の処理をバックアップする義務が生ずる。本実
施例の装置は、図３（Ｃ）に示すようにユニットＵ₁₃の
ＲＯＭ３３に、ＣＰＵ１１の処理に最低限必要なプログ
ラムが格納されているため、このバックアップはユニッ
トＵ₁₃で行われることとなる。

【００５５】従って、それ以後は、ＣＰＵ１３が、本来
的に自己が実施すべき処理のプログラム３３ａ＋３３ｂ
に加えて、ＣＰＵ１１が実施すべきプログラム３１ｂを
も実行する。このため、ユニットＵ₁₁がシステムから遮
断されたことによる悪影響を最小限に抑えることができ
る。

【００５６】尚、同様に、ユニットＵ₁₂が遮断された場
合はユニットＵ₁₁により、ユニットＵ₁₃が遮断された場
合はユニットＵ₁₂によりそれぞれのバックアップ処理が
行われる。

【００５７】このように、本実施例のＣＰＵ監視装置２
０によれば、各ＣＰＵ１１〜１３の動作を同期させるこ
となく、異常の検出と、発生した異常に対するバックア
ップ処理とを行うことができる。従って、各ＣＰＵを同
期させる必要のある従来の装置に比べて著しく処理速度
が向上すると共に、装置のハード構成及びソフト構成を
画期的に簡単化することができる。

【００５８】図４は、上記実施例装置のＲＯＭ４１〜４
３に格納するプログラムの内容の他の例を示す。尚、図
３と同一の部分には同一の符号を付して、その説明を省
略する。

【００５９】図４（Ａ）に示すように、ＲＯＭ４１には
ＣＰＵ１１が本来実施すべき処理のためのプログラム１
３１ａ（図３における３１ａ＋３１ｂに相当）と、ＣＰ
Ｕ１２及び１３のバックアップ用の簡素プログラム１３
２ｂ及び１３３ｂと、監視手段用プログラム３１ｃとが
格納されている。

【００６０】ここで、ＣＰＵ１２及び１３バックアップ
用の簡素プログラム１３２ｂ及び１３３ｂは、それぞれ
ＲＯＭ４２，４３に格納されるＣＰＵ１２，１３用のプ
ログラム１３２ａ，１３３ａ（それぞれ図３における３
２ａ＋３２ｂ，３３ａ＋３３ｂに相当）を基に新たに作
成した簡素プログラムである。

【００６１】同様に、ＲＯＭ４２，４３に格納されてい
るＣＰＵ１１バックアップ用の簡素プログラム１３１ｂ
も、ＲＯＭ４１に格納されているプログラム１３１ａを
もとに新たに作成したプログラムである。

【００６２】従って、各ユニットＵ₁₁〜Ｕ₁₃のＲＯＭ４
１〜４３に、図４に示す構成のプログラムを格納した場
合、バックアップ時に実行されるプログラムと、正常時
に実行されるプログラムとは、全く異なるルートで作成
されたプログラムとなる。

【００６３】一方、各ユニットＵ₁₁〜Ｕ₁₃における異常
の発生原因としては、過熱等によるハード上の原因と、
プログラムのバグに起因するソフト上の原因とが考えら
れる。このため、上記図３に示すようにバックアップ用
のプログラム３１ｂ〜３３ｂと正常時に実行するプログ
ラムとが同一ルートで作成されたものであると、ソフト
上の原因で異常が発生した場合、バックアップ処理にお
いても同じ異常が発生する可能性がある。

【００６４】ところが、図４に示す構成のプログラムに
おいては、正常時に実行されるプログラムと、バックア
ップ時に実行されるプログラムとが異なるルートで作成
されている。従って、各ユニットＵ₁₁〜Ｕ₁₃の正常時用
のプログラム１３１ａ〜１３３ａとバックアップ用のプ
ログラム１３１ｂ〜１３３ｂとに同一のバグが含まれて
いる可能性が小さい。

【００６５】このため、ＣＰＵ異常監視装置２０に使用
するプログラム構成を図４に示す構成とすると、上記図
３に示す構成のプログラムを使用する場合に比べて、開
発工数は余分にかかるものの、マルチＣＰＵシステムと
してより一層高いレベルの信頼性を確保するとが可能と
なる。

【００６６】

【発明の効果】上述の如く、本発明によれば、マルチ中
央処理装置システムを構成する各中央処理装置の動作を
同期させることなく、何れかの中央処理装置に発生した
異常をいち早く検出することができる。従って、各中央
処理装置を同期させる必要のある従来の装置に比べて著
しく処理速度が向上すると共に、装置のハード構成及び
ソフト構成の画期的な簡単化に伴い低コストでの実現が
可能となる。

【００６７】また、いずれかの中央処理装置に異常が発
生した場合、その中央処理装置の属するユニットがマル
チ中央処理装置システムから切り離されると共に、他の
中央処理装置によりバックアップ処理が行われるため、
異常発生による悪影響が最小限に抑えられ、システム全
体としては常に高精度な処理を実行することができると
いう特長を有している。

【図面の簡単な説明】

【図１】本発明に係る中央処理装置の異常監視装置の原
理図である。

【図２】本発明に係るの中央処理装置の異常監視装置の
一実施例の回路図である。

【図３】本実施例装置に使用するプログラムの内容の１
例を表す図である。

【図４】本実施例装置に使用するプログラムの内容の他
の例を表す図である。

【符号の説明】

１ａ〜１ｃ，１１〜１３ 中央処理装置（ＣＰＵ） ２ａ〜２ｃ 監視手段 ３ａ〜３ｃ 回路遮断手段 ４ａ〜４ｃ バックアップ手段 ５，１０１〜１０６ 通信線 １１ａ，１２ａ，１３ａ ３端子アンドゲート １１ｂ，１２ｂ，１３ｂ ナンドゲート ２１，２２，２３ ウォッチドッグタイマ（ＷＤＴ） ３１，３２，３３ リードオンリメモリ（ＲＯＭ） ４１，４２，４３ リードオンリメモリ（ＲＯＭ） ５１，５２，５３ デコーダ ６１，６２，６３ トライステートバッファ ６１ａ，６２ａ，６３ａ オアゲート ７１，７２，７３ 出力ポート ８１，８２，８３ 入力ポート １００ 共用バス Ｕ₁ 〜Ｕ₃ ，Ｕ₁₁〜Ｕ₁₃ ユニット

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数の中央処理装置を通信線を介して接
   続することにより構成するマルチ中央処理装置システム
   における各中央処理装置の異常を監視する中央処理装置
   異常監視装置において、 各中央処理装置毎に設けられ、他の中央処理装置から供
   給される信号に基づいて前記他の中央処理装置が正常に
   機能しているか否かを監視し、異常を検出した場合に
   は、異常の生じた中央処理装置を特定する異常検出信号
   を発する監視手段と、 前記各中央処理装置に対応して設けられ、他の中央処理
   装置に対応して設けられた監視手段が発する当該中央処
   理装置に異常が生じている旨の異常検出信号を受信した
   とき、当該中央処理装置と前記通信線との間、及び当該
   監視手段と前記通信線との間を遮断する回路遮断手段
   と、 前記回路遮断手段により前記通信線から遮断された中央
   処理装置が実行すべき処理を、正常な他の中央処理装置
   で実行するために予め各中央処理装置毎に設けられたバ
   ックアップ手段とを備えることを特徴とする中央処理装
   置の異常監視装置。