JPH0630069B2 - 多重化システム - Google Patents
多重化システムInfo
- Publication number
- JPH0630069B2 JPH0630069B2 JP59160469A JP16046984A JPH0630069B2 JP H0630069 B2 JPH0630069 B2 JP H0630069B2 JP 59160469 A JP59160469 A JP 59160469A JP 16046984 A JP16046984 A JP 16046984A JP H0630069 B2 JPH0630069 B2 JP H0630069B2
- Authority
- JP
- Japan
- Prior art keywords
- processor
- processors
- mode
- monitoring
- malfunction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
- Hardware Redundancy (AREA)
Description
【発明の詳細な説明】 (1)発明の属する技術分野 本発明は情報処理装置に関し、特に複数のプロセッサで
構成するマルチプロセッサシステムに関する。
構成するマルチプロセッサシステムに関する。
(2)従来技術の説明 マイクロプロセッサはその高性能化に伴い様々な分野で
応用されている。中でも銀行のオンライン端末、通信網
制御器、医療電子機器といった分野では非常に高い信頼
性が要求される。
応用されている。中でも銀行のオンライン端末、通信網
制御器、医療電子機器といった分野では非常に高い信頼
性が要求される。
従来のマイクロプロセッサで高信頼性の要求されるシス
テムを構成する場合、誤り訂正コードをつけてデータ転
送する方法や同一のマイクロプロセッサを数ケ用いてこ
れらに対して同時に同じ処理をさせ、得られた出力を比
較し誤動作（障害）を検知する方法等が提案されてい
る。
テムを構成する場合、誤り訂正コードをつけてデータ転
送する方法や同一のマイクロプロセッサを数ケ用いてこ
れらに対して同時に同じ処理をさせ、得られた出力を比
較し誤動作（障害）を検知する方法等が提案されてい
る。
とくに後者の方法によれば高い信頼性が得られるが、同
時に同一処理を実行させる複数のマイクロプロセッサの
各出力毎の一致・不一致を検出する回路が出力ピン毎に
必要である。
時に同一処理を実行させる複数のマイクロプロセッサの
各出力毎の一致・不一致を検出する回路が出力ピン毎に
必要である。
また多重化を考慮したマイクロプロセッサシステムとし
て、主モード用プロセッサと監視モード用プロセッサと
を用いて監視モード用プロセッサで主モードのプロセッ
サの動作状態を監視し、誤動作が検出されると誤動作信
号を出力するものもある。
て、主モード用プロセッサと監視モード用プロセッサと
を用いて監視モード用プロセッサで主モードのプロセッ
サの動作状態を監視し、誤動作が検出されると誤動作信
号を出力するものもある。
しかしながら、かかる多重化システムでは誤動作が検出
された後、誤動作を起こした故障プロセッサの切はなし
を行ない、かつリセット信号を発注してシステムの再起
動処理がなされなければならない。
された後、誤動作を起こした故障プロセッサの切はなし
を行ない、かつリセット信号を発注してシステムの再起
動処理がなされなければならない。
すなわち、システムにおいて誤動作が検出された場合、
システムの破壊を防ぐために可能な限りすみやかにシス
テムを停止させる必要があるためリセット信号が用いら
れている。しかしながらリセット信号によればシステム
全体が初期化されてしまう。誤動作前の処理を続行させ
るためには、誤動作前のシステムの処理状態を記憶して
おくためのハードウェアが必要となる。さらにリセット
直後の処理として、そのリセット信号がシステムの本来
の初期化のためなのか、それとも誤動作によるものかを
判定する必要がある。従来、この処理はソフトウェアに
よって実行されていたためソフトウェアの負担が大き
く、実行速度が遅いという欠点を有していた。
システムの破壊を防ぐために可能な限りすみやかにシス
テムを停止させる必要があるためリセット信号が用いら
れている。しかしながらリセット信号によればシステム
全体が初期化されてしまう。誤動作前の処理を続行させ
るためには、誤動作前のシステムの処理状態を記憶して
おくためのハードウェアが必要となる。さらにリセット
直後の処理として、そのリセット信号がシステムの本来
の初期化のためなのか、それとも誤動作によるものかを
判定する必要がある。従来、この処理はソフトウェアに
よって実行されていたためソフトウェアの負担が大き
く、実行速度が遅いという欠点を有していた。
(3)発明の目的の説明 本発明は高信頼性が要求される多重化システムにおい
て、誤動作検出後の処理をソフトウェアの負担なしに高
速に実行するシステムを提供することを目的とする。
て、誤動作検出後の処理をソフトウェアの負担なしに高
速に実行するシステムを提供することを目的とする。
(4)発明の構成 本発明によれば複数台のプロセッサを用い、そのうちの
少なくとも１つを主プロセッサとし、他のプロセッサを
監視プロセッサとして有する多重化プロセッサと、監視
プロセッサからの誤動作信号を受け、誤動作の判定を行
なう判定回路と、誤動作プロセッサの停止とシステムの
再構成、再起動を行なうシーケンスプロセッサとを含む
多重化システムを得る。
少なくとも１つを主プロセッサとし、他のプロセッサを
監視プロセッサとして有する多重化プロセッサと、監視
プロセッサからの誤動作信号を受け、誤動作の判定を行
なう判定回路と、誤動作プロセッサの停止とシステムの
再構成、再起動を行なうシーケンスプロセッサとを含む
多重化システムを得る。
ここで主プロセッサとは与えられたプログラムを実行す
るプロセッサを意味し、監視プロセッサとは主プロセッ
サの動作状態を監視し異常が生じた場合に誤動作検出信
号を発生する機能を有するプロセッサを意味する。本発
明の好適な実施態様によれば、監視プロセッサは主プロ
セッサと同等の機能、すなわち主プロセッサが実行する
プログラムを実行すべき機能と主プロセッサの実行状態
を監視する機能との両方を有するものとして提供されて
いる。監視機能は主プロセッサの処理と監視プロセッサ
自身の処理（これらは同一内容の処理）と遂次比較し、
途中不一致処理が検出された場合、その時点で誤動作検
出信号を発生することによって実現される。シーケンス
プロセッサはこの信号をうけて全プロセッサを停止させ
る。判定回路は誤動作検出信号をうけて異常を認識す
る。しかしこの異常が主プロセッサで起きたか、監視プ
ロセッサで起きたものかを調べる必要がある。本発明の
好適な実施例によればこれは以下のようにして調べられ
る。すなわち、システムの中に監視プロセッサが少なく
とも２つ用意される。かかる２つの監視プロセッサは夫
々主プロセッサと同一の処理を実行し、かつ主プロセッ
サの処理との比較を実行する。このようになれば、誤動
作検出信号が２つの監視プロセッサから共に発生された
場合、異常は主プロセッサで生じたことがわかる。一
方、いずれか一方の監視プロセッサからのみ誤動作検出
信号が発生された場合は、それを発生した監視プロセッ
サ自身に異常が生じたことがわかる。従って、判定回路
は前者の場合は主プロセッサのダウンを判定し、残りの
２つの監視プロセッサのうちの一方を主プロセッサとし
て使うことをシーケンスプロセッサに知らせる。一方、
後者の場合は誤動作検出信号を発生した監視プロセッサ
をシステムから切り離すことをシーケンスプロセッサに
知らせる。シーケンスプロセッサはそれに従って異常プ
ロセッサの切り離し、システムの再構築、再起動を制御
する。
るプロセッサを意味し、監視プロセッサとは主プロセッ
サの動作状態を監視し異常が生じた場合に誤動作検出信
号を発生する機能を有するプロセッサを意味する。本発
明の好適な実施態様によれば、監視プロセッサは主プロ
セッサと同等の機能、すなわち主プロセッサが実行する
プログラムを実行すべき機能と主プロセッサの実行状態
を監視する機能との両方を有するものとして提供されて
いる。監視機能は主プロセッサの処理と監視プロセッサ
自身の処理（これらは同一内容の処理）と遂次比較し、
途中不一致処理が検出された場合、その時点で誤動作検
出信号を発生することによって実現される。シーケンス
プロセッサはこの信号をうけて全プロセッサを停止させ
る。判定回路は誤動作検出信号をうけて異常を認識す
る。しかしこの異常が主プロセッサで起きたか、監視プ
ロセッサで起きたものかを調べる必要がある。本発明の
好適な実施例によればこれは以下のようにして調べられ
る。すなわち、システムの中に監視プロセッサが少なく
とも２つ用意される。かかる２つの監視プロセッサは夫
々主プロセッサと同一の処理を実行し、かつ主プロセッ
サの処理との比較を実行する。このようになれば、誤動
作検出信号が２つの監視プロセッサから共に発生された
場合、異常は主プロセッサで生じたことがわかる。一
方、いずれか一方の監視プロセッサからのみ誤動作検出
信号が発生された場合は、それを発生した監視プロセッ
サ自身に異常が生じたことがわかる。従って、判定回路
は前者の場合は主プロセッサのダウンを判定し、残りの
２つの監視プロセッサのうちの一方を主プロセッサとし
て使うことをシーケンスプロセッサに知らせる。一方、
後者の場合は誤動作検出信号を発生した監視プロセッサ
をシステムから切り離すことをシーケンスプロセッサに
知らせる。シーケンスプロセッサはそれに従って異常プ
ロセッサの切り離し、システムの再構築、再起動を制御
する。
(5)発明の効果 本発明によれば異常プロセッサの検出、およびその切り
離しが容易で、かつソフトウェアの負担を借りずにシス
テムの再構築ができる。しかも、主プロセッサに異常が
なければシステム再構築後、プログラム処理を継続する
ことができる。さらに、主プロセッサダウンの時は、監
視プロセッサの少なくとも１つを主プロセッサとして扱
うことができ、プログラム処理高速に再開することがで
きる。従って、システムのダウンを最小にとどめること
ができる。
離しが容易で、かつソフトウェアの負担を借りずにシス
テムの再構築ができる。しかも、主プロセッサに異常が
なければシステム再構築後、プログラム処理を継続する
ことができる。さらに、主プロセッサダウンの時は、監
視プロセッサの少なくとも１つを主プロセッサとして扱
うことができ、プログラム処理高速に再開することがで
きる。従って、システムのダウンを最小にとどめること
ができる。
(6)実施例の説明 まず、第１図および第２図を参照して従来のマルチプロ
セッサシステムについて説明する。高信頼性を実現する
ために、同一機能を有するｎ個のマイクロプロセッサ１
０１乃至１０３を有し、各プロセッサはｍ本の出力ピン
を有する。各ピン対応にｍ個の比較器１０４乃至１０６
が設けられている。比較器の入力端にはｎ個のプロセッ
サの各同一の出力ピンが接続され、計ｎ個の信号が入力
される。比較器の内部は第２図のようになっている。す
なわち、ｎ本の入力信号はＮＡＮＤゲート２０１に入力
されるとともに、それらの反転信号がＮＡＮＤゲート２
０２に入力される。各ＮＡＮＤゲートの出力はＡＮＤゲ
ート２０３に入力される。従って、ｎ個の入力信号のう
ち１個でも他とレベルの異なる信号が混っていればＡＮ
Ｄゲート２０３から誤動作検出信号が発生される。誤動
作検信号は第１図のＯＲゲート１０７を介してシステム
コントローラ（図示せず）に送られる。システムコント
ローラはＯＲゲート１０７からの検出信号をうけると、
全部のプロセッサにリセット信号を送りシステムを停止
状態にする。システムの回復はシステムコントローラと
ソフトウェアとによって制御される。従って、ソフトウ
ェアの負担が大きく、かつまた、回復までに相当の時間
を要する。
セッサシステムについて説明する。高信頼性を実現する
ために、同一機能を有するｎ個のマイクロプロセッサ１
０１乃至１０３を有し、各プロセッサはｍ本の出力ピン
を有する。各ピン対応にｍ個の比較器１０４乃至１０６
が設けられている。比較器の入力端にはｎ個のプロセッ
サの各同一の出力ピンが接続され、計ｎ個の信号が入力
される。比較器の内部は第２図のようになっている。す
なわち、ｎ本の入力信号はＮＡＮＤゲート２０１に入力
されるとともに、それらの反転信号がＮＡＮＤゲート２
０２に入力される。各ＮＡＮＤゲートの出力はＡＮＤゲ
ート２０３に入力される。従って、ｎ個の入力信号のう
ち１個でも他とレベルの異なる信号が混っていればＡＮ
Ｄゲート２０３から誤動作検出信号が発生される。誤動
作検信号は第１図のＯＲゲート１０７を介してシステム
コントローラ（図示せず）に送られる。システムコント
ローラはＯＲゲート１０７からの検出信号をうけると、
全部のプロセッサにリセット信号を送りシステムを停止
状態にする。システムの回復はシステムコントローラと
ソフトウェアとによって制御される。従って、ソフトウ
ェアの負担が大きく、かつまた、回復までに相当の時間
を要する。
これに対して本発明の一実施例によれば第３図のように
システムが構成される。
システムが構成される。
第３図は本発明の一実施例として三重化システムの一構
成を示すブロック図である。図において３０１，３０
２，３０３は同一の機能を有するプロセッサであり、３
０４はメモリ及びＩ／Ｏ装置である。各プロセッサとメ
モリ及びＩ／Ｏ装置３０４とはバス３０５で接続され
る。アドレス、データ、コントロール信号はこのバス３
０５を介して転送される。３０６はシステム制御部で、
シーケンスプロセッサ３０７と誤動作プロセッサ判定回
路３０８とを含む。
成を示すブロック図である。図において３０１，３０
２，３０３は同一の機能を有するプロセッサであり、３
０４はメモリ及びＩ／Ｏ装置である。各プロセッサとメ
モリ及びＩ／Ｏ装置３０４とはバス３０５で接続され
る。アドレス、データ、コントロール信号はこのバス３
０５を介して転送される。３０６はシステム制御部で、
シーケンスプロセッサ３０７と誤動作プロセッサ判定回
路３０８とを含む。
プロセッサ３０１，３０２，３０３はそれ自体がプログ
ラムに基づく情報処理を行なう主モードと、主モードで
動作しているプロセッサの動作を監視する監視モードを
持つプロセッサでＭ／Ｃ端子に入力される信号によって
主モードと監視モードとが切換えられる。監視モードの
場合、プロセッサは主モードの動作以外に主モードで動
いている他のプロセッサの実行状態と自身の実行状態と
が比較される。主モードで動作している他のプロセッサ
（これが未来のプログラム処理プロセッサとして割り当
てられている）と監視モードで動作しているプロセッサ
との間に異なる動作が生じた時には、監視モードで動い
ているプロセッサのＥＲ端子がアクティブとなり誤動作
検出信号を発生する。またこれらのプロセッサはＥＲＨ
ＡＬＴ入力端子を有しており、この端子がアクティブに
なるとプロセッサは処理を停止する。次いでＥＲＨＡＬ
Ｔ端子がインアクティブとなるとＣ／Ｅ端子（続行／障
害）の状態により異なった動作をする。つまりＣ／Ｅ端
子に“続行”を示す信号が入力されている時には中断し
ていた命令から続行し、Ｃ／Ｅ端子に障害を示す信号が
入力されている時にはあらかじめ定められたプログラム
を実行する。
ラムに基づく情報処理を行なう主モードと、主モードで
動作しているプロセッサの動作を監視する監視モードを
持つプロセッサでＭ／Ｃ端子に入力される信号によって
主モードと監視モードとが切換えられる。監視モードの
場合、プロセッサは主モードの動作以外に主モードで動
いている他のプロセッサの実行状態と自身の実行状態と
が比較される。主モードで動作している他のプロセッサ
（これが未来のプログラム処理プロセッサとして割り当
てられている）と監視モードで動作しているプロセッサ
との間に異なる動作が生じた時には、監視モードで動い
ているプロセッサのＥＲ端子がアクティブとなり誤動作
検出信号を発生する。またこれらのプロセッサはＥＲＨ
ＡＬＴ入力端子を有しており、この端子がアクティブに
なるとプロセッサは処理を停止する。次いでＥＲＨＡＬ
Ｔ端子がインアクティブとなるとＣ／Ｅ端子（続行／障
害）の状態により異なった動作をする。つまりＣ／Ｅ端
子に“続行”を示す信号が入力されている時には中断し
ていた命令から続行し、Ｃ／Ｅ端子に障害を示す信号が
入力されている時にはあらかじめ定められたプログラム
を実行する。
システム制御部３０６のシーケンスプロセッサ（以下シ
ーケンスという）３０７は監視モードで動いているプロ
セッサから送られるＥＲ信号に応答する判定回路の制御
のもとに、全プロセッサの停止、システム再構成、再起
動の制御を行なう。誤動作プロセッサ判定回路は監視プ
ロセッサからのＥＲ信号を基に、誤動作したプロセッサ
を判定し、システム再構成に必要となる情報を生成す
る。
ーケンスという）３０７は監視モードで動いているプロ
セッサから送られるＥＲ信号に応答する判定回路の制御
のもとに、全プロセッサの停止、システム再構成、再起
動の制御を行なう。誤動作プロセッサ判定回路は監視プ
ロセッサからのＥＲ信号を基に、誤動作したプロセッサ
を判定し、システム再構成に必要となる情報を生成す
る。
以下にその動作を説明する。
システムが起動された時点ではプロセッサ３０１が主モ
ードで動作し、プロセッサ３０２及び３０３が監視モー
ドで動作すると仮定する。処理進行中に監視モードのプ
ロセッサのうち１台でも主モードのプロセッサと異なっ
た動作を検知した場合には、そのプロセッサのＥＲ信号
がアクティブとなりシステム制御部へ通知される。ＥＲ
信号を受けたシステム制御部はシーケンサ３０７に起動
がかかる。シーケンサ３０７はシステムの破壊を最少に
とどめるためＨＡＬＴ１，ＨＡＬＴ２，ＨＡＬＴ３の全
信号をアクティブにする。これらの信号は各プロセッサ
のＥＲＨＡＬＴ端子に入力され、これをうけて各プロセ
ッサは直ちに動作を停止する。次いでシーケンサ３０７
は誤動作プロセッサの判定回路３０８で生成された情報
をもとに、システムの再構成を行なう。
ードで動作し、プロセッサ３０２及び３０３が監視モー
ドで動作すると仮定する。処理進行中に監視モードのプ
ロセッサのうち１台でも主モードのプロセッサと異なっ
た動作を検知した場合には、そのプロセッサのＥＲ信号
がアクティブとなりシステム制御部へ通知される。ＥＲ
信号を受けたシステム制御部はシーケンサ３０７に起動
がかかる。シーケンサ３０７はシステムの破壊を最少に
とどめるためＨＡＬＴ１，ＨＡＬＴ２，ＨＡＬＴ３の全
信号をアクティブにする。これらの信号は各プロセッサ
のＥＲＨＡＬＴ端子に入力され、これをうけて各プロセ
ッサは直ちに動作を停止する。次いでシーケンサ３０７
は誤動作プロセッサの判定回路３０８で生成された情報
をもとに、システムの再構成を行なう。
第４図は誤動作プロセッサ判定回路３０８において生成
される情報のフォーマット図を示している。監視モード
プロセッサ３０２，３０３のうちいずれか一方のみが誤
動作を検出した場合には、主モードプロセッサと他の監
視モードプロセッサとは同一の処理を行なっていたこと
になるため、誤動作を検出した監視モードプロセッサ自
体に障害が発生したことになる。よってそのプロセッサ
をシステムから切はなし、システムを再起動させる。ま
た、この場合には、主モードプロセッサは中断されてい
た命令を続行してもよいため、名プロセッサのＣ／Ｅ信
号として“続行”を表わす信号を出力する。
される情報のフォーマット図を示している。監視モード
プロセッサ３０２，３０３のうちいずれか一方のみが誤
動作を検出した場合には、主モードプロセッサと他の監
視モードプロセッサとは同一の処理を行なっていたこと
になるため、誤動作を検出した監視モードプロセッサ自
体に障害が発生したことになる。よってそのプロセッサ
をシステムから切はなし、システムを再起動させる。ま
た、この場合には、主モードプロセッサは中断されてい
た命令を続行してもよいため、名プロセッサのＣ／Ｅ信
号として“続行”を表わす信号を出力する。
一方、監視モードプロセッサ３０２，３０３の両方が供
にＥＲ信号を出力した場合には、主モードプロセッサ３
０１に障害が発生したことになり、主モードプロセッサ
３０１が切はなされる。この時、次の主モードプロセッ
サとして３０２を用いることができる。プロセッサ３０
２のＭ／Ｃ端子には主モード指示信号を与えればよい。
またこの場合、中断していた命令の再会が不可能な時に
は誤動作解析プログラムを実行する必要があるために、
プロセッサへのＣ／Ｅ信号として“障害”を表わす信号
を出力する。
にＥＲ信号を出力した場合には、主モードプロセッサ３
０１に障害が発生したことになり、主モードプロセッサ
３０１が切はなされる。この時、次の主モードプロセッ
サとして３０２を用いることができる。プロセッサ３０
２のＭ／Ｃ端子には主モード指示信号を与えればよい。
またこの場合、中断していた命令の再会が不可能な時に
は誤動作解析プログラムを実行する必要があるために、
プロセッサへのＣ／Ｅ信号として“障害”を表わす信号
を出力する。
再構成を終えるとシーケンサ３０７はシステムを再起動
させるため、障害のないプロセッサに対してのみＥＲＨ
ＡＬＴ端子をインアクティブとする信号を与える。
させるため、障害のないプロセッサに対してのみＥＲＨ
ＡＬＴ端子をインアクティブとする信号を与える。
この結果、障害のないプロセッサによりシステムが再構
築され、各プロセッサはそのＣ／Ｅ端子上の信号に応じ
て動作を開始する。つまりＣ／Ｅ端子が“続行”を表わ
す信号をうけていれば中断していた命令を再開し、反対
に“障害”を表わす信号をうけていれば誤動作解析処理
プログラムを実行する。誤動作解析処理プログラムは誤
動作の発生した命令が再実行可能か否かを判定し、再実
行可能であれば再実行し、再実行不可能な場合にはシス
テムに応じて、システム停止処理やシステム回復処理等
適当な処理単位で再起動がかけられる。
築され、各プロセッサはそのＣ／Ｅ端子上の信号に応じ
て動作を開始する。つまりＣ／Ｅ端子が“続行”を表わ
す信号をうけていれば中断していた命令を再開し、反対
に“障害”を表わす信号をうけていれば誤動作解析処理
プログラムを実行する。誤動作解析処理プログラムは誤
動作の発生した命令が再実行可能か否かを判定し、再実
行可能であれば再実行し、再実行不可能な場合にはシス
テムに応じて、システム停止処理やシステム回復処理等
適当な処理単位で再起動がかけられる。
以上の処理の後に、２重化システムとして動作が開始さ
れる。この時はプロセッサ３０１が主モードで動作し、
プロセッサ３０３が監視モードで動作する。再び監視モ
ードのプロセッサ３０３が誤動作を検出した場合にはい
ずれのプロセッサに障害が発生したかは判断不可能であ
る。よってシーケンサ３０７は両プロセッサを停止さ
せ、システムの破壊を最少にとどめる。以上のシーケン
サ３０７の状態遷移を第５図に示す。
れる。この時はプロセッサ３０１が主モードで動作し、
プロセッサ３０３が監視モードで動作する。再び監視モ
ードのプロセッサ３０３が誤動作を検出した場合にはい
ずれのプロセッサに障害が発生したかは判断不可能であ
る。よってシーケンサ３０７は両プロセッサを停止さ
せ、システムの破壊を最少にとどめる。以上のシーケン
サ３０７の状態遷移を第５図に示す。
ここでは３重化システムの場合を説明したがさらにプロ
セッサの台数を増した場合にも同様の考え方で拡張可能
である。
セッサの台数を増した場合にも同様の考え方で拡張可能
である。
(7)実施例の効果の説明 本実施例は以上説明したように、少なくとも１台の主モ
ードプロセッサと複数台の監視モードプロセッサで多重
化システムを構成することによって、誤動作が検知され
た時点で総てのプロセッサを直ちに停止させ、誤動作し
たプロセッサをシステムから除去し、主モードプロセッ
サが正常であった場合には中断した命令を再開し、主モ
ードプロセッサに障害が認められた場合には監視モード
プロセッサの中の１台を主モードに切替え誤動作処理を
実行することにより、誤動作検出後のシステム回復処理
を容易かつ高速に実行することができる。
ードプロセッサと複数台の監視モードプロセッサで多重
化システムを構成することによって、誤動作が検知され
た時点で総てのプロセッサを直ちに停止させ、誤動作し
たプロセッサをシステムから除去し、主モードプロセッ
サが正常であった場合には中断した命令を再開し、主モ
ードプロセッサに障害が認められた場合には監視モード
プロセッサの中の１台を主モードに切替え誤動作処理を
実行することにより、誤動作検出後のシステム回復処理
を容易かつ高速に実行することができる。
第１図は従来の多重化システムの構成ブロック図であ
る。１０１，１０２，１０３……マイクロプロセッサ，
１０４，１０５，１０６……比較器，１０７……ＯＲゲ
ート。第２図は第１図の比較器の回路図である。２０１
……ＮＡＮＤゲート，２０２……ＯＲゲート，２０３…
…ＡＮＤゲート。第３図は本発明の一実施例として３重
化システムを構成したブロック図である。３０１，３０
２，３０３……マイクロプロセッサ，３０４……メモリ
及びＩＯ装置，３０５……バス，３０６……システム制
御部，３０７……シーケンサ，３０８……誤動作プロセ
ッサ判定回路。第４図は誤動作検出後のシステム再構成
のために生成される情報フォーマット図である。第５図
は第３図のシーケンサの状態遷移を示すフローチャート
である。
る。１０１，１０２，１０３……マイクロプロセッサ，
１０４，１０５，１０６……比較器，１０７……ＯＲゲ
ート。第２図は第１図の比較器の回路図である。２０１
……ＮＡＮＤゲート，２０２……ＯＲゲート，２０３…
…ＡＮＤゲート。第３図は本発明の一実施例として３重
化システムを構成したブロック図である。３０１，３０
２，３０３……マイクロプロセッサ，３０４……メモリ
及びＩＯ装置，３０５……バス，３０６……システム制
御部，３０７……シーケンサ，３０８……誤動作プロセ
ッサ判定回路。第４図は誤動作検出後のシステム再構成
のために生成される情報フォーマット図である。第５図
は第３図のシーケンサの状態遷移を示すフローチャート
である。
Claims (1)
- 【請求項１】共通バスを介して相互接続された３つ以上
のプロセッサであって、プログラムを実行して情報処理
を行う通常モードと当該通常モードに指定されたプロセ
ッサと同一のプログラムを実行して当該通常モードに指
定されたプロセッサの実行状態と自身の実行状態とを比
較し両者が不一致のときに異常信号を発生する監視モー
ドとをそれぞれが有する３つ以上のプロセッサと、これ
らプロセッサの中の一つを前記通常モードに指定し残り
の複数のプロセッサをそれぞれ前記監視モードに指定す
るとともに、前記監視モードに指定されたプロセッサの
夫々が前記異常信号を発生したときは前記通常モードに
指定されたプロセッサをシステムから切り離し前記監視
モードに指定された複数のプロセッサの一つを前記通常
モードに残りを前記監視モードにそれぞれ指定してシス
テムを再構築し、前記監視モードに指定されたプロセッ
サの一つが前記異常信号を発生したときは当該プロセッ
サをシステムから切り離し残りのプロセッサをそれぞれ
のモードに指定してシステムを再起動する制御手段とを
備えることを特徴とする多重化システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59160469A JPH0630069B2 (ja) | 1984-07-31 | 1984-07-31 | 多重化システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59160469A JPH0630069B2 (ja) | 1984-07-31 | 1984-07-31 | 多重化システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6139138A JPS6139138A (ja) | 1986-02-25 |
| JPH0630069B2 true JPH0630069B2 (ja) | 1994-04-20 |
Family
ID=15715619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59160469A Expired - Lifetime JPH0630069B2 (ja) | 1984-07-31 | 1984-07-31 | 多重化システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630069B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6362933A (ja) * | 1986-09-01 | 1988-03-19 | Mitsuboshi Belting Ltd | 歯付きベルト |
| JP4525762B2 (ja) | 2008-02-04 | 2010-08-18 | 株式会社デンソー | 車両用電子制御装置 |
| JP5541246B2 (ja) * | 2011-07-21 | 2014-07-09 | 株式会社デンソー | 電子制御ユニット |
| JP5772716B2 (ja) * | 2012-05-21 | 2015-09-02 | 株式会社デンソー | 電子制御装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5931738B2 (ja) * | 1978-07-26 | 1984-08-03 | 株式会社日立製作所 | 計算機システムの並列三重系構成方法 |
| JPS55154639A (en) * | 1979-05-18 | 1980-12-02 | Sanyo Electric Co Ltd | Control system for microcomputer |
| JPS56108161A (en) * | 1980-01-31 | 1981-08-27 | Nec Corp | Operation control system for multiprocessor |
-
1984
- 1984-07-31 JP JP59160469A patent/JPH0630069B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6139138A (ja) | 1986-02-25 |
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