JPH0612898A - 半導体メモリ用試験パターン発生器 - Google Patents
半導体メモリ用試験パターン発生器Info
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- JPH0612898A JPH0612898A JP4193316A JP19331692A JPH0612898A JP H0612898 A JPH0612898 A JP H0612898A JP 4193316 A JP4193316 A JP 4193316A JP 19331692 A JP19331692 A JP 19331692A JP H0612898 A JPH0612898 A JP H0612898A
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- Japan
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- circuit
- pattern
- selection
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Abstract
(57)【要約】
【目的】 任意領域でアドレスビット選択回路の選択内
容や、論理演算回路の論理を選択する。 【構成】 アドレス選択回路７Ａとアドレス選択回路７
Ｂはアドレスパターン発生部２のアドレスパターンから
領域分割のアドレスを選択する。論理選択記憶回路８は
アドレス選択回路７Ａで選択されたアドレスパターンに
よりアクセスされ、あらかじめ書き込んだ論理選択情報
を論理選択信号として論理演算回路５に出力する。アド
レスビット記憶回路９はアドレス選択回路７Ｂで選択さ
れたアドレスパターンによりアクセスされ、あらかじめ
書き込まれたアドレスビット選択情報をアドレスビット
選択信号としてアドレスビット選択回路４に出力する。
容や、論理演算回路の論理を選択する。 【構成】 アドレス選択回路７Ａとアドレス選択回路７
Ｂはアドレスパターン発生部２のアドレスパターンから
領域分割のアドレスを選択する。論理選択記憶回路８は
アドレス選択回路７Ａで選択されたアドレスパターンに
よりアクセスされ、あらかじめ書き込んだ論理選択情報
を論理選択信号として論理演算回路５に出力する。アド
レスビット記憶回路９はアドレス選択回路７Ｂで選択さ
れたアドレスパターンによりアクセスされ、あらかじめ
書き込まれたアドレスビット選択情報をアドレスビット
選択信号としてアドレスビット選択回路４に出力する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体メモリ回路ま
たは半導体装置内のメモリ回路を検査し、検査結果を解
析しやすい試験パターン発生器についてのものである。
たは半導体装置内のメモリ回路を検査し、検査結果を解
析しやすい試験パターン発生器についてのものである。
【０００２】
【従来の技術】次に、従来技術による半導体メモリ用試
験パターン発生器の構成を図２により説明する。図２の
１はプログラム制御部、２はアドレスパターン発生部、
３はデータパターン発生部、４Ａと４Ｂはアドレスビッ
ト選択回路、５は論理演算回路、６は反転回路である。
験パターン発生器の構成を図２により説明する。図２の
１はプログラム制御部、２はアドレスパターン発生部、
３はデータパターン発生部、４Ａと４Ｂはアドレスビッ
ト選択回路、５は論理演算回路、６は反転回路である。
【０００３】プログラム制御部１は、試験パターンを記
述したマイクロプログラムを格納し、実行時にそのマイ
クロプログラムを解読し、アドレスパターン発生部２に
命令Ｄを出し、データパターン発生部３に命令Ｅを送出
するとともに、アドレスパターン発生部２とデータパタ
ーン発生部３からの状態信号を得て、マイクロプログラ
ムの進行を制御する。
述したマイクロプログラムを格納し、実行時にそのマイ
クロプログラムを解読し、アドレスパターン発生部２に
命令Ｄを出し、データパターン発生部３に命令Ｅを送出
するとともに、アドレスパターン発生部２とデータパタ
ーン発生部３からの状態信号を得て、マイクロプログラ
ムの進行を制御する。
【０００４】アドレスパターン発生部２は、プログラム
制御部１の命令ＤによりＸアドレスパターンＡとＹアド
レスパターンＢを発生する。データパターン発生部３は
プログラム制御部１の命令ＥによりデータパターンＣを
発生する。
制御部１の命令ＤによりＸアドレスパターンＡとＹアド
レスパターンＢを発生する。データパターン発生部３は
プログラム制御部１の命令ＥによりデータパターンＣを
発生する。
【０００５】アドレスビット選択回路４Ａはアドレスパ
ターン発生部２のＸアドレスパターンＡとＹアドレスパ
ターンＢを入力とし、データ反転をさせる被試験メモリ
のＸアドレスとＹアドレスに対応したアドレスビットＦ
を選択し、アドレスビット選択回路４Ｂはアドレスパタ
ーン発生部２のＸアドレスパターンＡとＹアドレスパタ
ーンＢを入力とし、被試験メモリのＸアドレスとＹアド
レスに対応したアドレスビットＧを選択する。
ターン発生部２のＸアドレスパターンＡとＹアドレスパ
ターンＢを入力とし、データ反転をさせる被試験メモリ
のＸアドレスとＹアドレスに対応したアドレスビットＦ
を選択し、アドレスビット選択回路４Ｂはアドレスパタ
ーン発生部２のＸアドレスパターンＡとＹアドレスパタ
ーンＢを入力とし、被試験メモリのＸアドレスとＹアド
レスに対応したアドレスビットＧを選択する。
【０００６】論理演算回路５は、アドレスビット選択回
路４Ａ・４Ｂで選択されたアドレスビットＦ・Ｇを受
け、論理選択信号Ｋによって選択される論理（例えば、
「０」固定、「１」固定、ａ、ｂ、ａ ｏｒ ｂ、ａ
ｎｏｒ ｂ、ａ ａｎｄ ｂ、ａ ｎａｎｄ ｂ、ａ
ｅｏｒ ｂ、ａ ｅｎｏｒ ｂ等）演算をすることによ
り、データ反転情報Ｈを反転回路６へ出力する。反転回
路６は、データパターン発生部３から発生されたデータ
パターンＣを論理演算回路５からのデータ反転情報Ｈに
よって反転または非反転をしてデータパターンＪを出力
する。ＸアドレスパターンＡ、ＹアドレスパターンＢ、
データパターンＪは被試験メモリのＸアドレス、Ｙアド
レス、データとして供給される。
路４Ａ・４Ｂで選択されたアドレスビットＦ・Ｇを受
け、論理選択信号Ｋによって選択される論理（例えば、
「０」固定、「１」固定、ａ、ｂ、ａ ｏｒ ｂ、ａ
ｎｏｒ ｂ、ａ ａｎｄ ｂ、ａ ｎａｎｄ ｂ、ａ
ｅｏｒ ｂ、ａ ｅｎｏｒ ｂ等）演算をすることによ
り、データ反転情報Ｈを反転回路６へ出力する。反転回
路６は、データパターン発生部３から発生されたデータ
パターンＣを論理演算回路５からのデータ反転情報Ｈに
よって反転または非反転をしてデータパターンＪを出力
する。ＸアドレスパターンＡ、ＹアドレスパターンＢ、
データパターンＪは被試験メモリのＸアドレス、Ｙアド
レス、データとして供給される。
【０００７】図３ア〜オは、被試験メモリのアドレス回
路やデコーダ回路等の動作不良やメモリセルマトリック
ス内の各メモリセル間の干渉による影響等の試験用メモ
リセルマトリックスの任意領域の書き込みデータパター
ンを意図的に反転させるような試験パターンを被試験メ
モリに書き込んだ例を示し、図中斜線部は他に対して書
き込みデータを反転させたものである。図３の試験パタ
ーンは、図２のようなパターン発生器により発生させ
る。
路やデコーダ回路等の動作不良やメモリセルマトリック
ス内の各メモリセル間の干渉による影響等の試験用メモ
リセルマトリックスの任意領域の書き込みデータパター
ンを意図的に反転させるような試験パターンを被試験メ
モリに書き込んだ例を示し、図中斜線部は他に対して書
き込みデータを反転させたものである。図３の試験パタ
ーンは、図２のようなパターン発生器により発生させ
る。
【０００８】次に、図２の作用を図４により説明する。
試験を開始する前にあらかじめプログラム制御部１に試
験パターンを記述したマイクロプログラムと、アドレス
ビット選択回路４Ａの選択回路４１と選択回路４Ｂの選
択回路４６に被試験メモリ１２のデータ反転をする領域
１４に対応したビット位置のアドレスビットをそれぞれ
選択する。
試験を開始する前にあらかじめプログラム制御部１に試
験パターンを記述したマイクロプログラムと、アドレス
ビット選択回路４Ａの選択回路４１と選択回路４Ｂの選
択回路４６に被試験メモリ１２のデータ反転をする領域
１４に対応したビット位置のアドレスビットをそれぞれ
選択する。
【０００９】なお、図４の１３は書き込みデータパター
ンの１つを示す。動作時には、アドレスパターン発生部
２とデータパターン発生部３によりプログラム制御部１
からの命令で任意の試験パターンを発生させる。ただ
し、データパターン発生部３に対しては、データ反転領
域１４を意識せずにパターンプログラムを作成する。
ンの１つを示す。動作時には、アドレスパターン発生部
２とデータパターン発生部３によりプログラム制御部１
からの命令で任意の試験パターンを発生させる。ただ
し、データパターン発生部３に対しては、データ反転領
域１４を意識せずにパターンプログラムを作成する。
【００１０】例えば、図４ではデータパターン発生部３
は常に「０」を出力するパターンプログラムを作成す
る。アドレスパターン発生部２のＸアドレスパターンと
Ｙアドレスパターンにより被試験メモリ１２をアクセス
し、同時に選択回路４１・４６を介してデコーダ４２・
４７をアクセスする。その結果、選択回路４１で選択さ
れたアドレスビットに対応する反転データＤ ｉｎｖｅ
ｒｔ ａが出力され、選択回路４６で選択されたアドレ
スビットに対応する反転データＤ ｉｎｖｅｒｔｂが出
力される。
は常に「０」を出力するパターンプログラムを作成す
る。アドレスパターン発生部２のＸアドレスパターンと
Ｙアドレスパターンにより被試験メモリ１２をアクセス
し、同時に選択回路４１・４６を介してデコーダ４２・
４７をアクセスする。その結果、選択回路４１で選択さ
れたアドレスビットに対応する反転データＤ ｉｎｖｅ
ｒｔ ａが出力され、選択回路４６で選択されたアドレ
スビットに対応する反転データＤ ｉｎｖｅｒｔｂが出
力される。
【００１１】図４では、選択回路４１はＸ０、選択回路
４６はＹ１を選択しているものとする。反転データＤ
ｉｎｖｅｒｔ ａ、Ｄ ｉｎｖｅｒｔ ｂは、論理演算
回路５で論理をとり（図４では、ａ ｅｏｒ ｂの論理
がとられているものとする。）、その結果で反転回路６
はデータパターン発生部３のデータパターンの反転また
は非反転をする。すなわち、選択回路４１・４６の内容
が図４に示す場合、被試験メモリ１２のデータ反転領域
１４に「１」を書き込む。
４６はＹ１を選択しているものとする。反転データＤ
ｉｎｖｅｒｔ ａ、Ｄ ｉｎｖｅｒｔ ｂは、論理演算
回路５で論理をとり（図４では、ａ ｅｏｒ ｂの論理
がとられているものとする。）、その結果で反転回路６
はデータパターン発生部３のデータパターンの反転また
は非反転をする。すなわち、選択回路４１・４６の内容
が図４に示す場合、被試験メモリ１２のデータ反転領域
１４に「１」を書き込む。
【００１２】
【発明が解決しようとする課題】半導体メモリの大容量
化に伴い、被試験メモリのアドレス回路、デコーダ回路
等の動作不良やメモリセルマトリックスの各メモリセル
間の干渉による影響等を試験する場合、各種の試験パタ
ーンで全メモリセルを検査すると、検査時間が増える。
化に伴い、被試験メモリのアドレス回路、デコーダ回路
等の動作不良やメモリセルマトリックスの各メモリセル
間の干渉による影響等を試験する場合、各種の試験パタ
ーンで全メモリセルを検査すると、検査時間が増える。
【００１３】半導体メモリのメモリセルマトリックス
は、その大部分は複数の同じプレート（メモリセルの集
団）で構成されており、プレート単位に各種の試験パタ
ーンを供給し検査することにより検査時間を短縮するこ
とができる。従来の試験パターン発生器のような論理演
算方式では、１組のアドレスビットと１種類の論理によ
ってしかデータ反転をすることができない。アドレスビ
ット選択回路の選択内容や論理演算回路の論理を変え、
データを反転することはできるが、検査の中断時間が入
り、検査の効率が下がる。また検査中に、アドレスビッ
ト選択回路の選択内容や論理演算回路の論理をリアルタ
イムに切り換えることは困難である。
は、その大部分は複数の同じプレート（メモリセルの集
団）で構成されており、プレート単位に各種の試験パタ
ーンを供給し検査することにより検査時間を短縮するこ
とができる。従来の試験パターン発生器のような論理演
算方式では、１組のアドレスビットと１種類の論理によ
ってしかデータ反転をすることができない。アドレスビ
ット選択回路の選択内容や論理演算回路の論理を変え、
データを反転することはできるが、検査の中断時間が入
り、検査の効率が下がる。また検査中に、アドレスビッ
ト選択回路の選択内容や論理演算回路の論理をリアルタ
イムに切り換えることは困難である。
【００１４】この発明は、被試験メモリのメモリセル間
の干渉による影響等の解析を効率よく実施するため、ア
ドレスビット選択回路の選択内容や、論理演算回路の論
理をリアルタイムに切り換え、所望のメモリセルマトリ
ックス領域でデータ反転ができる半導体メモリ用試験パ
ターン発生器の提供を目的とする。
の干渉による影響等の解析を効率よく実施するため、ア
ドレスビット選択回路の選択内容や、論理演算回路の論
理をリアルタイムに切り換え、所望のメモリセルマトリ
ックス領域でデータ反転ができる半導体メモリ用試験パ
ターン発生器の提供を目的とする。
【００１５】
【課題を解決するための手段】この目的を達成するため
に、この発明では、試験パターンを記述したマイクロプ
ログラムが格納され、実行時に前記マイクロプログラム
を解読して命令信号を送出するプログラム制御部１と、
プログラム制御部１の命令によりデータパターンを発生
するデータパターン発生部３と、プログラム制御部１の
命令により１種以上のアドレスパターンを発生するアド
レスパターン発生部２と、アドレスパターン発生部２の
アドレスパターンからデータ反転をする被試験メモリの
ＸアドレスとＹアドレスに対応したアドレスビットを選
択する１以上のアドレスビット選択回路４と、アドレス
ビット選択回路４の出力を論理選択信号により論理演算
をする論理演算回路５と、データパターン発生部３のデ
ータパターンを論理演算回路５からの出力によって反転
または非反転させ、データ出力とする反転回路６と、ア
ドレスパターン発生部２のアドレスパターンから領域分
割のアドレスを選択するアドレス選択回路７Ａと、アド
レスパターン発生部２のアドレスパターンから領域分割
のアドレスを選択するアドレス選択回路７Ｂと、アドレ
ス選択回路７Ａで選択されたアドレスパターンによりア
クセスされ、あらかじめ書き込んだ論理選択情報を論理
選択信号として論理演算回路５に出力する論理選択記憶
回路８と、アドレス選択回路７Ｂで選択されたアドレス
パターンによりアクセスされ、あらかじめ書き込まれた
アドレスビット選択情報をアドレスビット選択信号とし
てアドレスビット選択回路４に出力するアドレスビット
記憶回路９とを備える。
に、この発明では、試験パターンを記述したマイクロプ
ログラムが格納され、実行時に前記マイクロプログラム
を解読して命令信号を送出するプログラム制御部１と、
プログラム制御部１の命令によりデータパターンを発生
するデータパターン発生部３と、プログラム制御部１の
命令により１種以上のアドレスパターンを発生するアド
レスパターン発生部２と、アドレスパターン発生部２の
アドレスパターンからデータ反転をする被試験メモリの
ＸアドレスとＹアドレスに対応したアドレスビットを選
択する１以上のアドレスビット選択回路４と、アドレス
ビット選択回路４の出力を論理選択信号により論理演算
をする論理演算回路５と、データパターン発生部３のデ
ータパターンを論理演算回路５からの出力によって反転
または非反転させ、データ出力とする反転回路６と、ア
ドレスパターン発生部２のアドレスパターンから領域分
割のアドレスを選択するアドレス選択回路７Ａと、アド
レスパターン発生部２のアドレスパターンから領域分割
のアドレスを選択するアドレス選択回路７Ｂと、アドレ
ス選択回路７Ａで選択されたアドレスパターンによりア
クセスされ、あらかじめ書き込んだ論理選択情報を論理
選択信号として論理演算回路５に出力する論理選択記憶
回路８と、アドレス選択回路７Ｂで選択されたアドレス
パターンによりアクセスされ、あらかじめ書き込まれた
アドレスビット選択情報をアドレスビット選択信号とし
てアドレスビット選択回路４に出力するアドレスビット
記憶回路９とを備える。
【００１６】
【作用】次に、この発明による半導体メモリ用試験パタ
ーン発生器の構成を図１により説明する。図１の７Ａと
７Ｂはアドレス選択回路、８は論理選択記憶回路、９は
アドレスビット記憶回路であり、その他は図２と同じも
のである。すなわち、図１は図２にアドレス選択回路７
Ａ・７Ｂ、論理選択記憶回路８、アドレスビット記憶回
路９を追加したものである。
ーン発生器の構成を図１により説明する。図１の７Ａと
７Ｂはアドレス選択回路、８は論理選択記憶回路、９は
アドレスビット記憶回路であり、その他は図２と同じも
のである。すなわち、図１は図２にアドレス選択回路７
Ａ・７Ｂ、論理選択記憶回路８、アドレスビット記憶回
路９を追加したものである。
【００１７】アドレス選択回路７Ａは、アドレスパター
ン発生部２から発生されるＸアドレスパターンＡとアド
レスパターンＢから領域分割をするアドレスを選択し、
アドレスパターンＬを出力する。論理選択記憶回路８
は、実行前にあらかじめ書き込まれた論理選択情報をア
ドレス選択回路７Ａで選択されたアドレスパターンＬに
よりアクセスされ、被試験メモリのメモリセルマトリッ
クスの任意領域で論理演算回路５の論理を選択する論理
選択信号Ｋを出力する。
ン発生部２から発生されるＸアドレスパターンＡとアド
レスパターンＢから領域分割をするアドレスを選択し、
アドレスパターンＬを出力する。論理選択記憶回路８
は、実行前にあらかじめ書き込まれた論理選択情報をア
ドレス選択回路７Ａで選択されたアドレスパターンＬに
よりアクセスされ、被試験メモリのメモリセルマトリッ
クスの任意領域で論理演算回路５の論理を選択する論理
選択信号Ｋを出力する。
【００１８】アドレス選択回路７Ｂは、アドレスパター
ン発生部２から発生されるＸアドレスパターンＡとアド
レスパターンＢから領域分割をするアドレスを選択し、
アドレスパターンＮを出力する。アドレスビット記憶回
路９は、実行前にあらかじめ書き込まれたアドレスビッ
ト選択情報を、アドレス選択回路７Ｂで選択されたアド
レスパターンＮによりアクセスされ、被試験メモリのメ
モリセルマトリックスの任意領域でアドレスビット選択
回路４Ａ・４Ｂのアドレスビットを選択するアドレスビ
ット選択信号Ｍを出力する。
ン発生部２から発生されるＸアドレスパターンＡとアド
レスパターンＢから領域分割をするアドレスを選択し、
アドレスパターンＮを出力する。アドレスビット記憶回
路９は、実行前にあらかじめ書き込まれたアドレスビッ
ト選択情報を、アドレス選択回路７Ｂで選択されたアド
レスパターンＮによりアクセスされ、被試験メモリのメ
モリセルマトリックスの任意領域でアドレスビット選択
回路４Ａ・４Ｂのアドレスビットを選択するアドレスビ
ット選択信号Ｍを出力する。
【００１９】アドレスビット選択回路４Ａはアドレスビ
ット記憶回路９からのアドレスビット選択信号Ｍによっ
てアドレスビットＦを選択し、アドレスビット選択回路
４Ｂはアドレスビット記憶回路９からのアドレスビット
選択信号ＭによってアドレスビットＧを選択する。論理
演算回路５は、アドレスビットＦ・Ｇを入力とし、論理
選択記憶回路８からの論理選択信号Ｋによって選択され
る論理（例えば、「０」固定、「１」固定、ａ、ｂ、ａ
ｏｒ ｂ、ａ ｎｏｒ ｂ、ａ ａｎｄ ｂ、ａ ｎ
ａｎｄ ｂ、ａ ｅｏｒ ｂ、ａ ｅｎｏｒ ｂ等）演
算をすることにより、データ反転情報Ｈを反転回路６へ
出力する。
ット記憶回路９からのアドレスビット選択信号Ｍによっ
てアドレスビットＦを選択し、アドレスビット選択回路
４Ｂはアドレスビット記憶回路９からのアドレスビット
選択信号ＭによってアドレスビットＧを選択する。論理
演算回路５は、アドレスビットＦ・Ｇを入力とし、論理
選択記憶回路８からの論理選択信号Ｋによって選択され
る論理（例えば、「０」固定、「１」固定、ａ、ｂ、ａ
ｏｒ ｂ、ａ ｎｏｒ ｂ、ａ ａｎｄ ｂ、ａ ｎ
ａｎｄ ｂ、ａ ｅｏｒ ｂ、ａ ｅｎｏｒ ｂ等）演
算をすることにより、データ反転情報Ｈを反転回路６へ
出力する。
【００２０】次に、図１の作用を図５〜図１１により説
明する。試験を開始する前にあらかじめプログラム制御
部１に試験パターンを記述したマイクロプログラムを書
き込んでおく。また、アドレス選択回路７Ｂの選択回路
７６に被試験メモリ１２を領域分割１５・１６するアド
レスを選択させ、アドレスビット記憶回路９の記憶回路
９１にアドレスビット選択回路４Ａ・４Ｂが各領域で被
試験メモリ１２のデータ反転をする位置に対応したアド
レスビットの種類１９、２０を選択するアドレスビット
選択情報を書き込む。
明する。試験を開始する前にあらかじめプログラム制御
部１に試験パターンを記述したマイクロプログラムを書
き込んでおく。また、アドレス選択回路７Ｂの選択回路
７６に被試験メモリ１２を領域分割１５・１６するアド
レスを選択させ、アドレスビット記憶回路９の記憶回路
９１にアドレスビット選択回路４Ａ・４Ｂが各領域で被
試験メモリ１２のデータ反転をする位置に対応したアド
レスビットの種類１９、２０を選択するアドレスビット
選択情報を書き込む。
【００２１】アドレス選択回路７Ａの選択回路７１に被
試験メモリ１２を領域分割１７するアドレスを選択さ
せ、論理選択記憶回路８の記憶回路８１に論理演算回路
５が各領域で被試験メモリ１２のデータ反転をする論理
に対応した論理の種類２１を選択する論理選択情報を書
き込む。なお、１３は書き込みデータパターンの１つを
示す。
試験メモリ１２を領域分割１７するアドレスを選択さ
せ、論理選択記憶回路８の記憶回路８１に論理演算回路
５が各領域で被試験メモリ１２のデータ反転をする論理
に対応した論理の種類２１を選択する論理選択情報を書
き込む。なお、１３は書き込みデータパターンの１つを
示す。
【００２２】動作時には、アドレスパターン発生部２と
データパターン発生部３により、プログラム制御部１か
らの命令で任意の試験パターンを発生させる。ただし、
データパターン発生部３に対しては、データ反転領域１
４を意識せずにパターンプログラムを作成する。例え
ば、図５〜図１１の例ではデータパターン発生部３は常
に「０」を出力するようなパターンプログラムを作成す
る。
データパターン発生部３により、プログラム制御部１か
らの命令で任意の試験パターンを発生させる。ただし、
データパターン発生部３に対しては、データ反転領域１
４を意識せずにパターンプログラムを作成する。例え
ば、図５〜図１１の例ではデータパターン発生部３は常
に「０」を出力するようなパターンプログラムを作成す
る。
【００２３】アドレスパターン発生部２により発生され
たＸアドレスパターンとＹアドレスパターンは被試験メ
モリ１２をアクセスし、アドレスビット選択回路４Ａ・
４Ｂの選択回路４１・４６をアクセスする。同時に、ア
ドレス選択回路７Ｂの選択回路７６で選択されたアドレ
スパターン（図５の例では、Ｘ３、Ｘ４、Ｙ３を選択し
ているものとする。）によりデコーダ７７を介して記憶
回路９１をアクセスする。また、同時にアドレス選択回
路７Ａの選択回路７１で選択されたアドレスパターン
（図６の例では、Ｘ３、Ｘ４、Ｙ３を選択しているもの
とする。）によりデコーダ７２を介して記憶回路８１を
アクセスする。
たＸアドレスパターンとＹアドレスパターンは被試験メ
モリ１２をアクセスし、アドレスビット選択回路４Ａ・
４Ｂの選択回路４１・４６をアクセスする。同時に、ア
ドレス選択回路７Ｂの選択回路７６で選択されたアドレ
スパターン（図５の例では、Ｘ３、Ｘ４、Ｙ３を選択し
ているものとする。）によりデコーダ７７を介して記憶
回路９１をアクセスする。また、同時にアドレス選択回
路７Ａの選択回路７１で選択されたアドレスパターン
（図６の例では、Ｘ３、Ｘ４、Ｙ３を選択しているもの
とする。）によりデコーダ７２を介して記憶回路８１を
アクセスする。
【００２４】その結果、記憶回路９１からアクセスされ
たアドレスに対応するアドレスビット選択データＤｏｕ
ｔ ａ ｓｅｌ、Ｄｏｕｔ ｂ ｓｅｌがそれぞれ出力
され、アドレスビット選択回路４Ａ・４Ｂは図７・図８
のようにアドレスビットを選択する。また、記憶回路８
１からアクセスされたアドレスに対応する論理選択デー
タＤｏｕｔ ａｌｕ ｍｏｄｅが出力され、論理演算回
路５は図９のように論理を選択する。したがって、論理
演算回路５は図１０のようなアドレスビットと論理によ
り反転データを作成する。
たアドレスに対応するアドレスビット選択データＤｏｕ
ｔ ａ ｓｅｌ、Ｄｏｕｔ ｂ ｓｅｌがそれぞれ出力
され、アドレスビット選択回路４Ａ・４Ｂは図７・図８
のようにアドレスビットを選択する。また、記憶回路８
１からアクセスされたアドレスに対応する論理選択デー
タＤｏｕｔ ａｌｕ ｍｏｄｅが出力され、論理演算回
路５は図９のように論理を選択する。したがって、論理
演算回路５は図１０のようなアドレスビットと論理によ
り反転データを作成する。
【００２５】選択回路４１・４６はデコーダ４２・４７
を介して反転データＤ ｉｎｖｅｒｔ ａ、Ｄ ｉｎｖ
ｅｒｔ ｂをそれぞれ出力する。これらの反転データＤ
ｉｎｖｅｒｔ ａ、Ｄ ｉｎｖｅｒｔ ｂは論理演算
回路５において論理選択データＤｏｕｔ ａｌｕ ｍｏ
ｄｅにより論理がとられ、その結果、反転回路６におい
てデータパターン発生部３より発生されたデータパター
ンの反転または非反転をする。
を介して反転データＤ ｉｎｖｅｒｔ ａ、Ｄ ｉｎｖ
ｅｒｔ ｂをそれぞれ出力する。これらの反転データＤ
ｉｎｖｅｒｔ ａ、Ｄ ｉｎｖｅｒｔ ｂは論理演算
回路５において論理選択データＤｏｕｔ ａｌｕ ｍｏ
ｄｅにより論理がとられ、その結果、反転回路６におい
てデータパターン発生部３より発生されたデータパター
ンの反転または非反転をする。
【００２６】選択回路７Ｂの内容で領域分割され記憶回
路９の内容で、領域別にアドレスビットを選択し、ま
た、選択回路７Ａの内容で領域分割され、記憶回路８の
内容で領域別に論理を選択することで、図１１に示すよ
うに、被試験メモリ１２のデータ反転領域１４に「１」
を書き込むことができる。
路９の内容で、領域別にアドレスビットを選択し、ま
た、選択回路７Ａの内容で領域分割され、記憶回路８の
内容で領域別に論理を選択することで、図１１に示すよ
うに、被試験メモリ１２のデータ反転領域１４に「１」
を書き込むことができる。
【００２７】図５〜図１１では、選択回路７Ｂの内容と
選択回路７Ａの内容が同じであるが、個別に選択でき
る。また、記憶回路９の内容は、アドレスビット選択デ
ータＤｏｕｔ ａ ｓｅｌがＸｎ、Ｄｏｕｔ ｂ ｓｅ
ｌがＹｎを出力するが、それぞれＸｎ、Ｙｎが混在でき
るため、よりフレキシブルな反転データも作成できる。
選択回路７Ａの内容が同じであるが、個別に選択でき
る。また、記憶回路９の内容は、アドレスビット選択デ
ータＤｏｕｔ ａ ｓｅｌがＸｎ、Ｄｏｕｔ ｂ ｓｅ
ｌがＹｎを出力するが、それぞれＸｎ、Ｙｎが混在でき
るため、よりフレキシブルな反転データも作成できる。
【００２８】
【発明の効果】この発明によれば、被試験メモリのメモ
リセルマトリックスの各メモリセル間の干渉による影響
等を試験する際に、任意領域でアドレスビット選択回路
の選択内容や、論理演算回路の論理を選択することがで
きるので、あらかじめアドレス選択回路にプレート（メ
モリセルの集団）単位に領域分割するアドレスと、アド
レスビット記憶回路にアドレスビット選択情報と、論理
演算回路に論理選択情報を登録することにより、プレー
ト単位に各種の試験パターンデータを供給することがで
きる。従来のように、全プレート同じ試験パターンデー
タを供給するのでなく、プレート別に各種の試験パター
ンデータを供給することができ、検査処理の効率を改善
できる。
リセルマトリックスの各メモリセル間の干渉による影響
等を試験する際に、任意領域でアドレスビット選択回路
の選択内容や、論理演算回路の論理を選択することがで
きるので、あらかじめアドレス選択回路にプレート（メ
モリセルの集団）単位に領域分割するアドレスと、アド
レスビット記憶回路にアドレスビット選択情報と、論理
演算回路に論理選択情報を登録することにより、プレー
ト単位に各種の試験パターンデータを供給することがで
きる。従来のように、全プレート同じ試験パターンデー
タを供給するのでなく、プレート別に各種の試験パター
ンデータを供給することができ、検査処理の効率を改善
できる。
【図１】この発明による半導体メモリ用試験パターン発
生器の構成図である。
生器の構成図である。
【図２】従来技術による半導体メモリ用試験パターン発
生器の構成図である。
生器の構成図である。
【図３】書き込みデータパターンを意図的に反転させる
試験パターンの例である。
試験パターンの例である。
【図４】図２の作用説明図である。
【図５】図１の作用説明図である。
【図６】図１の作用説明図である。
【図７】図１の作用説明図である。
【図８】図１の作用説明図である。
【図９】図１の作用説明図である。
【図１０】図１の作用説明図である。
【図１１】図１の作用説明図である。
１ プログラム制御部 ２ アドレスパターン発生部 ３ データパターン発生部 ４Ａ アドレスビット選択回路 ４Ｂ アドレスビット選択回路 ５ 論理演算回路 ６ 反転回路 ７Ａ アドレス選択回路 ７Ｂ アドレス選択回路 ８ 論理選択記憶回路 ９ アドレスビット記憶回路
Claims (1)
- 【請求項１】 試験パターンを記述したマイクロプログ
ラムが格納され、実行時に前記マイクロプログラムを解
読して命令信号を送出するプログラム制御部(1) と、 プログラム制御部(1) の命令により１種以上のアドレス
パターンを発生するアドレスパターン発生部(2) と、 プログラム制御部(1) の命令によりデータパターンを発
生するデータパターン発生部(3) と、 アドレスパターン発生部(2) のアドレスパターンからデ
ータ反転をする被試験メモリのＸアドレスとＹアドレス
に対応したアドレスビットを選択する１以上のアドレス
ビット選択回路(4) と、 アドレスビット選択回路(4) の出力を論理選択信号によ
り論理演算をする論理演算回路(5) と、 データパターン発生部(3) のデータパターンを論理演算
回路(5) からの出力によって反転または非反転させ、デ
ータ出力とする反転回路(6) と、 アドレスパターン発生部(2) のアドレスパターンから領
域分割のアドレスを選択する第１のアドレス選択回路(7
A)と第２のアドレス選択回路(7B)と、 第１のアドレス選択回路(7A)により選択されたアドレス
パターンによりアクセスされ、あらかじめ書き込んだ論
理選択情報を論理選択信号として論理演算回路(5) に出
力する論理選択記憶回路(8) と、 第２のアドレス選択回路(7B)により選択されたアドレス
パターンによりアクセスされ、あらかじめ書き込まれた
アドレスビット選択情報をアドレスビット選択信号とし
てアドレスビット選択回路(4) に出力するアドレスビッ
ト記憶回路(9)とを備えることを特徴とする半導体メモ
リ用試験パターン発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4193316A JPH0612898A (ja) | 1992-06-26 | 1992-06-26 | 半導体メモリ用試験パターン発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4193316A JPH0612898A (ja) | 1992-06-26 | 1992-06-26 | 半導体メモリ用試験パターン発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0612898A true JPH0612898A (ja) | 1994-01-21 |
Family
ID=16305880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4193316A Pending JPH0612898A (ja) | 1992-06-26 | 1992-06-26 | 半導体メモリ用試験パターン発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612898A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4866498A (en) * | 1988-04-20 | 1989-09-12 | The United States Department Of Energy | Integrated circuit with dissipative layer for photogenerated carriers |
| US5703818A (en) * | 1996-08-26 | 1997-12-30 | Mitsubishi Denki Kabushiki Kaisha | Test circuit |
| JP2003016799A (ja) * | 2001-06-29 | 2003-01-17 | Fujitsu Ltd | 半導体試験装置及び半導体装置 |
-
1992
- 1992-06-26 JP JP4193316A patent/JPH0612898A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4866498A (en) * | 1988-04-20 | 1989-09-12 | The United States Department Of Energy | Integrated circuit with dissipative layer for photogenerated carriers |
| US5703818A (en) * | 1996-08-26 | 1997-12-30 | Mitsubishi Denki Kabushiki Kaisha | Test circuit |
| JP2003016799A (ja) * | 2001-06-29 | 2003-01-17 | Fujitsu Ltd | 半導体試験装置及び半導体装置 |
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