JPH0612898A - Test pattern generator for semiconductor memory - Google Patents
Test pattern generator for semiconductor memoryInfo
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- JPH0612898A JPH0612898A JP4193316A JP19331692A JPH0612898A JP H0612898 A JPH0612898 A JP H0612898A JP 4193316 A JP4193316 A JP 4193316A JP 19331692 A JP19331692 A JP 19331692A JP H0612898 A JPH0612898 A JP H0612898A
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- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、半導体メモリ回路ま
たは半導体装置内のメモリ回路を検査し、検査結果を解
析しやすい試験パターン発生器についてのものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a test pattern generator which makes it easy to inspect a semiconductor memory circuit or a memory circuit in a semiconductor device and analyze the inspection result.
【０００２】[0002]
【従来の技術】次に、従来技術による半導体メモリ用試
験パターン発生器の構成を図２により説明する。図２の
１はプログラム制御部、２はアドレスパターン発生部、
３はデータパターン発生部、４Ａと４Ｂはアドレスビッ
ト選択回路、５は論理演算回路、６は反転回路である。2. Description of the Related Art Next, the structure of a conventional semiconductor memory test pattern generator will be described with reference to FIG. 2 is a program control unit, 2 is an address pattern generation unit,
3 is a data pattern generator, 4A and 4B are address bit selection circuits, 5 is a logical operation circuit, and 6 is an inverting circuit.
【０００３】プログラム制御部１は、試験パターンを記
述したマイクロプログラムを格納し、実行時にそのマイ
クロプログラムを解読し、アドレスパターン発生部２に
命令Ｄを出し、データパターン発生部３に命令Ｅを送出
するとともに、アドレスパターン発生部２とデータパタ
ーン発生部３からの状態信号を得て、マイクロプログラ
ムの進行を制御する。The program control unit 1 stores a microprogram describing a test pattern, decodes the microprogram at the time of execution, issues an instruction D to the address pattern generation unit 2 and sends an instruction E to the data pattern generation unit 3. At the same time, the status signals from the address pattern generator 2 and the data pattern generator 3 are obtained to control the progress of the microprogram.
【０００４】アドレスパターン発生部２は、プログラム
制御部１の命令ＤによりＸアドレスパターンＡとＹアド
レスパターンＢを発生する。データパターン発生部３は
プログラム制御部１の命令ＥによりデータパターンＣを
発生する。The address pattern generator 2 generates an X address pattern A and a Y address pattern B in response to a command D from the program controller 1. The data pattern generator 3 generates a data pattern C according to an instruction E from the program controller 1.
【０００５】アドレスビット選択回路４Ａはアドレスパ
ターン発生部２のＸアドレスパターンＡとＹアドレスパ
ターンＢを入力とし、データ反転をさせる被試験メモリ
のＸアドレスとＹアドレスに対応したアドレスビットＦ
を選択し、アドレスビット選択回路４Ｂはアドレスパタ
ーン発生部２のＸアドレスパターンＡとＹアドレスパタ
ーンＢを入力とし、被試験メモリのＸアドレスとＹアド
レスに対応したアドレスビットＧを選択する。The address bit selection circuit 4A receives the X address pattern A and the Y address pattern B of the address pattern generator 2 as input, and the address bit F corresponding to the X address and the Y address of the memory under test for inverting the data.
Then, the address bit selection circuit 4B receives the X address pattern A and the Y address pattern B of the address pattern generator 2 and selects the address bit G corresponding to the X address and the Y address of the memory under test.
【０００６】論理演算回路５は、アドレスビット選択回
路４Ａ・４Ｂで選択されたアドレスビットＦ・Ｇを受
け、論理選択信号Ｋによって選択される論理（例えば、
「０」固定、「１」固定、ａ、ｂ、ａ ｏｒ ｂ、ａ
ｎｏｒ ｂ、ａ ａｎｄ ｂ、ａ ｎａｎｄ ｂ、ａ
ｅｏｒ ｂ、ａ ｅｎｏｒ ｂ等）演算をすることによ
り、データ反転情報Ｈを反転回路６へ出力する。反転回
路６は、データパターン発生部３から発生されたデータ
パターンＣを論理演算回路５からのデータ反転情報Ｈに
よって反転または非反転をしてデータパターンＪを出力
する。ＸアドレスパターンＡ、ＹアドレスパターンＢ、
データパターンＪは被試験メモリのＸアドレス、Ｙアド
レス、データとして供給される。The logic operation circuit 5 receives the address bits F and G selected by the address bit selection circuits 4A and 4B and receives a logic (for example, a logic selected by a logic selection signal K).
"0" fixed, "1" fixed, a, b, a or b, a
nor b, a and b, a nand b, a
The data inversion information H is output to the inversion circuit 6 by performing an operation (eor b, a enor b, etc.). The inversion circuit 6 inverts or non-inverts the data pattern C generated by the data pattern generation unit 3 according to the data inversion information H from the logical operation circuit 5, and outputs the data pattern J. X address pattern A, Y address pattern B,
The data pattern J is supplied as the X address, Y address and data of the memory under test.
【０００７】図３ア〜オは、被試験メモリのアドレス回
路やデコーダ回路等の動作不良やメモリセルマトリック
ス内の各メモリセル間の干渉による影響等の試験用メモ
リセルマトリックスの任意領域の書き込みデータパター
ンを意図的に反転させるような試験パターンを被試験メ
モリに書き込んだ例を示し、図中斜線部は他に対して書
き込みデータを反転させたものである。図３の試験パタ
ーンは、図２のようなパターン発生器により発生させ
る。FIGS. 3A to 3E show write data in an arbitrary area of the test memory cell matrix such as an operation failure of the address circuit or the decoder circuit of the memory under test or the influence of interference between the memory cells in the memory cell matrix. An example in which a test pattern that intentionally inverts the pattern is written in the memory under test is shown, and the shaded portion in the figure shows the write data inverted with respect to the others. The test pattern shown in FIG. 3 is generated by the pattern generator shown in FIG.
【０００８】次に、図２の作用を図４により説明する。
試験を開始する前にあらかじめプログラム制御部１に試
験パターンを記述したマイクロプログラムと、アドレス
ビット選択回路４Ａの選択回路４１と選択回路４Ｂの選
択回路４６に被試験メモリ１２のデータ反転をする領域
１４に対応したビット位置のアドレスビットをそれぞれ
選択する。Next, the operation of FIG. 2 will be described with reference to FIG.
Before starting the test, the microprogram in which the test pattern is written in the program control unit 1 in advance, the selection circuit 41 of the address bit selection circuit 4A and the selection circuit 46 of the selection circuit 4B are used for the area 14 for inverting the data of the memory under test 12. The address bits at the bit positions corresponding to are selected respectively.
【０００９】なお、図４の１３は書き込みデータパター
ンの１つを示す。動作時には、アドレスパターン発生部
２とデータパターン発生部３によりプログラム制御部１
からの命令で任意の試験パターンを発生させる。ただ
し、データパターン発生部３に対しては、データ反転領
域１４を意識せずにパターンプログラムを作成する。Reference numeral 13 in FIG. 4 shows one of the write data patterns. During operation, the program control unit 1 is operated by the address pattern generation unit 2 and the data pattern generation unit 3.
An arbitrary test pattern is generated by the command from. However, for the data pattern generation unit 3, the pattern program is created without being aware of the data inversion area 14.
【００１０】例えば、図４ではデータパターン発生部３
は常に「０」を出力するパターンプログラムを作成す
る。アドレスパターン発生部２のＸアドレスパターンと
Ｙアドレスパターンにより被試験メモリ１２をアクセス
し、同時に選択回路４１・４６を介してデコーダ４２・
４７をアクセスする。その結果、選択回路４１で選択さ
れたアドレスビットに対応する反転データＤ ｉｎｖｅ
ｒｔ ａが出力され、選択回路４６で選択されたアドレ
スビットに対応する反転データＤ ｉｎｖｅｒｔｂが出
力される。For example, in FIG. 4, the data pattern generator 3
Creates a pattern program that always outputs "0". The memory under test 12 is accessed by the X address pattern and the Y address pattern of the address pattern generator 2, and at the same time, the decoder 42.
Access 47. As a result, the inverted data D inve corresponding to the address bit selected by the selection circuit 41.
rt a is output, and the inverted data D invertb corresponding to the address bit selected by the selection circuit 46 is output.
【００１１】図４では、選択回路４１はＸ０、選択回路
４６はＹ１を選択しているものとする。反転データＤ
ｉｎｖｅｒｔ ａ、Ｄ ｉｎｖｅｒｔ ｂは、論理演算
回路５で論理をとり（図４では、ａ ｅｏｒ ｂの論理
がとられているものとする。）、その結果で反転回路６
はデータパターン発生部３のデータパターンの反転また
は非反転をする。すなわち、選択回路４１・４６の内容
が図４に示す場合、被試験メモリ１２のデータ反転領域
１４に「１」を書き込む。In FIG. 4, it is assumed that the selection circuit 41 selects X0 and the selection circuit 46 selects Y1. Inversion data D
Invert a and D invert b take the logic in the logical operation circuit 5 (in FIG. 4, the logic of a e or b is taken), and as a result, the inverting circuit 6
Inverts or non-inverts the data pattern of the data pattern generator 3. That is, when the contents of the selection circuits 41 and 46 are shown in FIG. 4, "1" is written in the data inversion area 14 of the memory under test 12.
【００１２】[0012]
【発明が解決しようとする課題】半導体メモリの大容量
化に伴い、被試験メモリのアドレス回路、デコーダ回路
等の動作不良やメモリセルマトリックスの各メモリセル
間の干渉による影響等を試験する場合、各種の試験パタ
ーンで全メモリセルを検査すると、検査時間が増える。When testing the influence of malfunction of the address circuit, decoder circuit, etc. of the memory under test and interference between the memory cells of the memory cell matrix with the increase in capacity of the semiconductor memory, Inspecting all memory cells with various test patterns increases the inspection time.
【００１３】半導体メモリのメモリセルマトリックス
は、その大部分は複数の同じプレート（メモリセルの集
団）で構成されており、プレート単位に各種の試験パタ
ーンを供給し検査することにより検査時間を短縮するこ
とができる。従来の試験パターン発生器のような論理演
算方式では、１組のアドレスビットと１種類の論理によ
ってしかデータ反転をすることができない。アドレスビ
ット選択回路の選択内容や論理演算回路の論理を変え、
データを反転することはできるが、検査の中断時間が入
り、検査の効率が下がる。また検査中に、アドレスビッ
ト選択回路の選択内容や論理演算回路の論理をリアルタ
イムに切り換えることは困難である。Most of the memory cell matrix of the semiconductor memory is composed of a plurality of the same plates (collection of memory cells), and various inspection patterns are supplied and inspected for each plate to shorten the inspection time. be able to. In the logical operation method like the conventional test pattern generator, data inversion can be performed only by one set of address bits and one kind of logic. Change the selection contents of the address bit selection circuit and the logic of the logical operation circuit,
Although the data can be reversed, the inspection is interrupted and the efficiency of the inspection is reduced. Further, it is difficult to switch the selection contents of the address bit selection circuit and the logic of the logical operation circuit in real time during the inspection.
【００１４】この発明は、被試験メモリのメモリセル間
の干渉による影響等の解析を効率よく実施するため、ア
ドレスビット選択回路の選択内容や、論理演算回路の論
理をリアルタイムに切り換え、所望のメモリセルマトリ
ックス領域でデータ反転ができる半導体メモリ用試験パ
ターン発生器の提供を目的とする。According to the present invention, in order to efficiently analyze the influence of the interference between the memory cells of the memory under test, the selection contents of the address bit selection circuit and the logic of the logical operation circuit are switched in real time to obtain a desired memory. An object of the present invention is to provide a test pattern generator for a semiconductor memory, which can invert data in a cell matrix area.
【００１５】[0015]
【課題を解決するための手段】この目的を達成するため
に、この発明では、試験パターンを記述したマイクロプ
ログラムが格納され、実行時に前記マイクロプログラム
を解読して命令信号を送出するプログラム制御部１と、
プログラム制御部１の命令によりデータパターンを発生
するデータパターン発生部３と、プログラム制御部１の
命令により１種以上のアドレスパターンを発生するアド
レスパターン発生部２と、アドレスパターン発生部２の
アドレスパターンからデータ反転をする被試験メモリの
ＸアドレスとＹアドレスに対応したアドレスビットを選
択する１以上のアドレスビット選択回路４と、アドレス
ビット選択回路４の出力を論理選択信号により論理演算
をする論理演算回路５と、データパターン発生部３のデ
ータパターンを論理演算回路５からの出力によって反転
または非反転させ、データ出力とする反転回路６と、ア
ドレスパターン発生部２のアドレスパターンから領域分
割のアドレスを選択するアドレス選択回路７Ａと、アド
レスパターン発生部２のアドレスパターンから領域分割
のアドレスを選択するアドレス選択回路７Ｂと、アドレ
ス選択回路７Ａで選択されたアドレスパターンによりア
クセスされ、あらかじめ書き込んだ論理選択情報を論理
選択信号として論理演算回路５に出力する論理選択記憶
回路８と、アドレス選択回路７Ｂで選択されたアドレス
パターンによりアクセスされ、あらかじめ書き込まれた
アドレスビット選択情報をアドレスビット選択信号とし
てアドレスビット選択回路４に出力するアドレスビット
記憶回路９とを備える。In order to achieve this object, according to the present invention, a program control unit 1 which stores a microprogram describing a test pattern, decodes the microprogram at the time of execution, and sends an instruction signal. When,
A data pattern generation unit 3 that generates a data pattern according to an instruction from the program control unit 1, an address pattern generation unit 2 that generates at least one type of address pattern according to an instruction from the program control unit 1, and an address pattern of the address pattern generation unit 2. To one or more address bit selection circuits 4 for selecting address bits corresponding to the X and Y addresses of the memory under test whose data is to be inverted, and a logical operation for logically operating the output of the address bit selection circuit 4 by a logical selection signal. The circuit 5 and the data pattern of the data pattern generating section 3 are inverted or non-inverted by the output from the logical operation circuit 5 to output the data, and the address pattern of the address pattern generating section 2 is used to obtain an address for area division. Address selection circuit 7A to select and address pattern generation The address selection circuit 7B that selects an address of the area division from the address pattern 2 and the address pattern selected by the address selection circuit 7A are accessed, and the prewritten logic selection information is output to the logic operation circuit 5 as a logic selection signal. The logical selection storage circuit 8 and the address bit storage circuit 9 which is accessed by the address pattern selected by the address selection circuit 7B and outputs the address bit selection information written in advance to the address bit selection circuit 4 as an address bit selection signal. Prepare
【００１６】[0016]
【作用】次に、この発明による半導体メモリ用試験パタ
ーン発生器の構成を図１により説明する。図１の７Ａと
７Ｂはアドレス選択回路、８は論理選択記憶回路、９は
アドレスビット記憶回路であり、その他は図２と同じも
のである。すなわち、図１は図２にアドレス選択回路７
Ａ・７Ｂ、論理選択記憶回路８、アドレスビット記憶回
路９を追加したものである。Next, the structure of the test pattern generator for semiconductor memory according to the present invention will be described with reference to FIG. In FIG. 1, 7A and 7B are address selection circuits, 8 is a logic selection storage circuit, 9 is an address bit storage circuit, and others are the same as those in FIG. That is, FIG. 1 shows the address selection circuit 7 shown in FIG.
A.7B, a logic selection storage circuit 8, and an address bit storage circuit 9 are added.
【００１７】アドレス選択回路７Ａは、アドレスパター
ン発生部２から発生されるＸアドレスパターンＡとアド
レスパターンＢから領域分割をするアドレスを選択し、
アドレスパターンＬを出力する。論理選択記憶回路８
は、実行前にあらかじめ書き込まれた論理選択情報をア
ドレス選択回路７Ａで選択されたアドレスパターンＬに
よりアクセスされ、被試験メモリのメモリセルマトリッ
クスの任意領域で論理演算回路５の論理を選択する論理
選択信号Ｋを出力する。The address selection circuit 7A selects an address for area division from the X address pattern A and the address pattern B generated by the address pattern generation unit 2,
The address pattern L is output. Logic selection storage circuit 8
Is accessed by the address pattern L selected by the address selection circuit 7A, the logic selection information previously written before execution, and selects the logic of the logic operation circuit 5 in an arbitrary area of the memory cell matrix of the memory under test. The signal K is output.
【００１８】アドレス選択回路７Ｂは、アドレスパター
ン発生部２から発生されるＸアドレスパターンＡとアド
レスパターンＢから領域分割をするアドレスを選択し、
アドレスパターンＮを出力する。アドレスビット記憶回
路９は、実行前にあらかじめ書き込まれたアドレスビッ
ト選択情報を、アドレス選択回路７Ｂで選択されたアド
レスパターンＮによりアクセスされ、被試験メモリのメ
モリセルマトリックスの任意領域でアドレスビット選択
回路４Ａ・４Ｂのアドレスビットを選択するアドレスビ
ット選択信号Ｍを出力する。The address selecting circuit 7B selects an address for area division from the X address pattern A and the address pattern B generated from the address pattern generating section 2,
The address pattern N is output. The address bit storage circuit 9 accesses the address bit selection information previously written before execution by the address pattern N selected by the address selection circuit 7B, and selects the address bit selection circuit in an arbitrary area of the memory cell matrix of the memory under test. An address bit selection signal M for selecting the 4A and 4B address bits is output.
【００１９】アドレスビット選択回路４Ａはアドレスビ
ット記憶回路９からのアドレスビット選択信号Ｍによっ
てアドレスビットＦを選択し、アドレスビット選択回路
４Ｂはアドレスビット記憶回路９からのアドレスビット
選択信号ＭによってアドレスビットＧを選択する。論理
演算回路５は、アドレスビットＦ・Ｇを入力とし、論理
選択記憶回路８からの論理選択信号Ｋによって選択され
る論理（例えば、「０」固定、「１」固定、ａ、ｂ、ａ
ｏｒ ｂ、ａ ｎｏｒ ｂ、ａ ａｎｄ ｂ、ａ ｎ
ａｎｄ ｂ、ａ ｅｏｒ ｂ、ａ ｅｎｏｒ ｂ等）演
算をすることにより、データ反転情報Ｈを反転回路６へ
出力する。The address bit selection circuit 4A selects the address bit F by the address bit selection signal M from the address bit storage circuit 9, and the address bit selection circuit 4B by the address bit selection signal M from the address bit storage circuit 9. Select G. The logic operation circuit 5 receives the address bits F and G as inputs, and the logic selected by the logic selection signal K from the logic selection storage circuit 8 (for example, fixed at “0”, fixed at “1”, a, b, a).
or b, a nor b, a and b, an
and b, a eor b, a enor b, etc.) to output the data inversion information H to the inversion circuit 6.
【００２０】次に、図１の作用を図５〜図１１により説
明する。試験を開始する前にあらかじめプログラム制御
部１に試験パターンを記述したマイクロプログラムを書
き込んでおく。また、アドレス選択回路７Ｂの選択回路
７６に被試験メモリ１２を領域分割１５・１６するアド
レスを選択させ、アドレスビット記憶回路９の記憶回路
９１にアドレスビット選択回路４Ａ・４Ｂが各領域で被
試験メモリ１２のデータ反転をする位置に対応したアド
レスビットの種類１９、２０を選択するアドレスビット
選択情報を書き込む。Next, the operation of FIG. 1 will be described with reference to FIGS. Before starting the test, a microprogram describing a test pattern is written in the program control unit 1 in advance. Further, the selection circuit 76 of the address selection circuit 7B is caused to select an address for dividing the memory under test 12 into areas 15 and 16, and the memory circuit 91 of the address bit storage circuit 9 is operated by the address bit selection circuits 4A and 4B in each area. The address bit selection information for selecting the address bit types 19 and 20 corresponding to the position where the data is inverted in the memory 12 is written.
【００２１】アドレス選択回路７Ａの選択回路７１に被
試験メモリ１２を領域分割１７するアドレスを選択さ
せ、論理選択記憶回路８の記憶回路８１に論理演算回路
５が各領域で被試験メモリ１２のデータ反転をする論理
に対応した論理の種類２１を選択する論理選択情報を書
き込む。なお、１３は書き込みデータパターンの１つを
示す。The selection circuit 71 of the address selection circuit 7A selects an address for dividing the memory under test 12 into areas 17, and the storage circuit 81 of the logic selection storage circuit 8 causes the logical operation circuit 5 to select the data of the memory under test 12 in each area. The logic selection information for selecting the logic type 21 corresponding to the logic to be inverted is written. In addition, 13 shows one of the write data patterns.
【００２２】動作時には、アドレスパターン発生部２と
データパターン発生部３により、プログラム制御部１か
らの命令で任意の試験パターンを発生させる。ただし、
データパターン発生部３に対しては、データ反転領域１
４を意識せずにパターンプログラムを作成する。例え
ば、図５〜図１１の例ではデータパターン発生部３は常
に「０」を出力するようなパターンプログラムを作成す
る。In operation, the address pattern generator 2 and the data pattern generator 3 generate an arbitrary test pattern by an instruction from the program controller 1. However,
For the data pattern generator 3, the data inversion area 1
Create a pattern program without paying attention to 4. For example, in the examples of FIGS. 5 to 11, the data pattern generation unit 3 creates a pattern program that always outputs “0”.
【００２３】アドレスパターン発生部２により発生され
たＸアドレスパターンとＹアドレスパターンは被試験メ
モリ１２をアクセスし、アドレスビット選択回路４Ａ・
４Ｂの選択回路４１・４６をアクセスする。同時に、ア
ドレス選択回路７Ｂの選択回路７６で選択されたアドレ
スパターン（図５の例では、Ｘ３、Ｘ４、Ｙ３を選択し
ているものとする。）によりデコーダ７７を介して記憶
回路９１をアクセスする。また、同時にアドレス選択回
路７Ａの選択回路７１で選択されたアドレスパターン
（図６の例では、Ｘ３、Ｘ４、Ｙ３を選択しているもの
とする。）によりデコーダ７２を介して記憶回路８１を
アクセスする。The X address pattern and the Y address pattern generated by the address pattern generating section 2 access the memory under test 12, and the address bit selecting circuit 4A.
The selection circuits 41 and 46 of 4B are accessed. At the same time, the memory circuit 91 is accessed via the decoder 77 by the address pattern selected by the selection circuit 76 of the address selection circuit 7B (in the example of FIG. 5, X3, X4, and Y3 are selected). . At the same time, the memory circuit 81 is accessed via the decoder 72 by the address pattern (X3, X4, Y3 is selected in the example of FIG. 6) selected by the selection circuit 71 of the address selection circuit 7A. To do.
【００２４】その結果、記憶回路９１からアクセスされ
たアドレスに対応するアドレスビット選択データＤｏｕ
ｔ ａ ｓｅｌ、Ｄｏｕｔ ｂ ｓｅｌがそれぞれ出力
され、アドレスビット選択回路４Ａ・４Ｂは図７・図８
のようにアドレスビットを選択する。また、記憶回路８
１からアクセスされたアドレスに対応する論理選択デー
タＤｏｕｔ ａｌｕ ｍｏｄｅが出力され、論理演算回
路５は図９のように論理を選択する。したがって、論理
演算回路５は図１０のようなアドレスビットと論理によ
り反転データを作成する。As a result, the address bit selection data Dou corresponding to the address accessed from the memory circuit 91.
ta asel and Dout b sel are output respectively, and the address bit selection circuits 4A and 4B are output as shown in FIGS.
Select the address bits as in. In addition, the memory circuit 8
The logic selection data Dout alu mode corresponding to the address accessed from 1 is output, and the logic operation circuit 5 selects the logic as shown in FIG. Therefore, the logical operation circuit 5 creates inverted data by the address bit and the logic as shown in FIG.
【００２５】選択回路４１・４６はデコーダ４２・４７
を介して反転データＤ ｉｎｖｅｒｔ ａ、Ｄ ｉｎｖ
ｅｒｔ ｂをそれぞれ出力する。これらの反転データＤ
ｉｎｖｅｒｔ ａ、Ｄ ｉｎｖｅｒｔ ｂは論理演算
回路５において論理選択データＤｏｕｔ ａｌｕ ｍｏ
ｄｅにより論理がとられ、その結果、反転回路６におい
てデータパターン発生部３より発生されたデータパター
ンの反転または非反転をする。The selection circuits 41 and 46 are decoders 42 and 47.
Inverted data via D invert a, D inv
ert b is output respectively. These inversion data D
Invert a and D invert b are logical selection data Dout alu mo in the logical operation circuit 5.
The logic is taken by de, and as a result, the inversion circuit 6 inverts or non-inverts the data pattern generated by the data pattern generation unit 3.
【００２６】選択回路７Ｂの内容で領域分割され記憶回
路９の内容で、領域別にアドレスビットを選択し、ま
た、選択回路７Ａの内容で領域分割され、記憶回路８の
内容で領域別に論理を選択することで、図１１に示すよ
うに、被試験メモリ１２のデータ反転領域１４に「１」
を書き込むことができる。Areas are divided according to the contents of the selection circuit 7B to select address bits for each area according to the contents of the memory circuit 9, and areas are divided according to the contents of the selection circuit 7A and logics are selected for each area according to the contents of the memory circuit 8. By doing so, as shown in FIG. 11, “1” is written in the data inversion area 14 of the memory under test 12.
You can write
【００２７】図５〜図１１では、選択回路７Ｂの内容と
選択回路７Ａの内容が同じであるが、個別に選択でき
る。また、記憶回路９の内容は、アドレスビット選択デ
ータＤｏｕｔ ａ ｓｅｌがＸｎ、Ｄｏｕｔ ｂ ｓｅ
ｌがＹｎを出力するが、それぞれＸｎ、Ｙｎが混在でき
るため、よりフレキシブルな反転データも作成できる。Although the contents of the selection circuit 7B and the contents of the selection circuit 7A are the same in FIGS. 5 to 11, they can be selected individually. The contents of the memory circuit 9 are such that the address bit selection data Dout a sel is Xn, Dout b se
Although l outputs Yn, since Xn and Yn can be mixed in each, more flexible inversion data can be created.
【００２８】[0028]
【発明の効果】この発明によれば、被試験メモリのメモ
リセルマトリックスの各メモリセル間の干渉による影響
等を試験する際に、任意領域でアドレスビット選択回路
の選択内容や、論理演算回路の論理を選択することがで
きるので、あらかじめアドレス選択回路にプレート（メ
モリセルの集団）単位に領域分割するアドレスと、アド
レスビット記憶回路にアドレスビット選択情報と、論理
演算回路に論理選択情報を登録することにより、プレー
ト単位に各種の試験パターンデータを供給することがで
きる。従来のように、全プレート同じ試験パターンデー
タを供給するのでなく、プレート別に各種の試験パター
ンデータを供給することができ、検査処理の効率を改善
できる。According to the present invention, when the influence of interference between the memory cells of the memory cell matrix of the memory under test is tested, the selection contents of the address bit selection circuit and the logical operation circuit of the logical operation circuit in an arbitrary area are tested. Since a logic can be selected, an address for dividing an area into plate (collection of memory cells) units in the address selection circuit, address bit selection information in the address bit storage circuit, and logic selection information in the logic operation circuit are registered in advance. As a result, various test pattern data can be supplied for each plate. It is possible to supply various test pattern data for each plate instead of supplying the same test pattern data for all plates as in the conventional case, and improve the efficiency of the inspection process.
【図１】この発明による半導体メモリ用試験パターン発
生器の構成図である。FIG. 1 is a configuration diagram of a test pattern generator for a semiconductor memory according to the present invention.
【図２】従来技術による半導体メモリ用試験パターン発
生器の構成図である。FIG. 2 is a configuration diagram of a conventional semiconductor memory test pattern generator.
【図３】書き込みデータパターンを意図的に反転させる
試験パターンの例である。FIG. 3 is an example of a test pattern for intentionally inverting a write data pattern.
【図４】図２の作用説明図である。FIG. 4 is a diagram for explaining the operation of FIG.
【図５】図１の作用説明図である。5A and 5B are explanatory views of the operation of FIG.
【図６】図１の作用説明図である。FIG. 6 is a diagram for explaining the operation of FIG.
【図７】図１の作用説明図である。FIG. 7 is a diagram for explaining the operation of FIG.
【図８】図１の作用説明図である。FIG. 8 is a diagram for explaining the operation of FIG.
【図９】図１の作用説明図である。FIG. 9 is an explanatory view of the operation of FIG.
【図１０】図１の作用説明図である。FIG. 10 is a diagram for explaining the operation of FIG.
【図１１】図１の作用説明図である。FIG. 11 is an explanatory view of the operation of FIG.
１ プログラム制御部 ２ アドレスパターン発生部 ３ データパターン発生部 ４Ａ アドレスビット選択回路 ４Ｂ アドレスビット選択回路 ５ 論理演算回路 ６ 反転回路 ７Ａ アドレス選択回路 ７Ｂ アドレス選択回路 ８ 論理選択記憶回路 ９ アドレスビット記憶回路 1 Program Control Section 2 Address Pattern Generation Section 3 Data Pattern Generation Section 4A Address Bit Selection Circuit 4B Address Bit Selection Circuit 5 Logical Operation Circuit 6 Inversion Circuit 7A Address Selection Circuit 7B Address Selection Circuit 8 Logical Selection Storage Circuit 9 Address Bit Storage Circuit
Claims (1)
ラムが格納され、実行時に前記マイクロプログラムを解
読して命令信号を送出するプログラム制御部(1) と、 プログラム制御部(1) の命令により１種以上のアドレス
パターンを発生するアドレスパターン発生部(2) と、 プログラム制御部(1) の命令によりデータパターンを発
生するデータパターン発生部(3) と、 アドレスパターン発生部(2) のアドレスパターンからデ
ータ反転をする被試験メモリのＸアドレスとＹアドレス
に対応したアドレスビットを選択する１以上のアドレス
ビット選択回路(4) と、 アドレスビット選択回路(4) の出力を論理選択信号によ
り論理演算をする論理演算回路(5) と、 データパターン発生部(3) のデータパターンを論理演算
回路(5) からの出力によって反転または非反転させ、デ
ータ出力とする反転回路(6) と、 アドレスパターン発生部(2) のアドレスパターンから領
域分割のアドレスを選択する第１のアドレス選択回路(7
A)と第２のアドレス選択回路(7B)と、 第１のアドレス選択回路(7A)により選択されたアドレス
パターンによりアクセスされ、あらかじめ書き込んだ論
理選択情報を論理選択信号として論理演算回路(5) に出
力する論理選択記憶回路(8) と、 第２のアドレス選択回路(7B)により選択されたアドレス
パターンによりアクセスされ、あらかじめ書き込まれた
アドレスビット選択情報をアドレスビット選択信号とし
てアドレスビット選択回路(4) に出力するアドレスビッ
ト記憶回路(9)とを備えることを特徴とする半導体メモ
リ用試験パターン発生器。1. A program control unit (1) for storing a micro program describing a test pattern, which decodes the micro program and outputs an instruction signal at the time of execution, and one or more kinds by an instruction of the program control unit (1). Data from the address pattern generator (2) that generates the address pattern of (1), the data pattern generator (3) that generates the data pattern by the instruction of the program controller (1), and the address pattern of the address pattern generator (2). Performs a logical operation on the output of the address bit selection circuit (4) and one or more address bit selection circuits (4) that select the address bits corresponding to the X and Y addresses of the memory under test to be inverted. The logical operation circuit (5) and the data pattern of the data pattern generation unit (3) are inverted or non-inverted by the output from the logical operation circuit (5). Is an inverting circuit to the data output (6), a first address selection circuit for selecting an address area divided from the address pattern of the address pattern generation section (2) (7
A), the second address selection circuit (7B), and the logical operation circuit (5) which is accessed by the address pattern selected by the first address selection circuit (7A) and uses the previously-written logic selection information as a logic selection signal. Output to the logical selection storage circuit (8) and the address pattern selected by the second address selection circuit (7B) and accessed by the address pattern selected in advance as the address bit selection signal 4) A test pattern generator for semiconductor memory, comprising: an address bit storage circuit (9) for outputting to 4).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4193316A JPH0612898A (en) | 1992-06-26 | 1992-06-26 | Test pattern generator for semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4193316A JPH0612898A (en) | 1992-06-26 | 1992-06-26 | Test pattern generator for semiconductor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0612898A true JPH0612898A (en) | 1994-01-21 |
Family
ID=16305880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4193316A Pending JPH0612898A (en) | 1992-06-26 | 1992-06-26 | Test pattern generator for semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612898A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4866498A (en) * | 1988-04-20 | 1989-09-12 | The United States Department Of Energy | Integrated circuit with dissipative layer for photogenerated carriers |
| US5703818A (en) * | 1996-08-26 | 1997-12-30 | Mitsubishi Denki Kabushiki Kaisha | Test circuit |
| JP2003016799A (en) * | 2001-06-29 | 2003-01-17 | Fujitsu Ltd | Semiconductor test device and semiconductor device |
-
1992
- 1992-06-26 JP JP4193316A patent/JPH0612898A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4866498A (en) * | 1988-04-20 | 1989-09-12 | The United States Department Of Energy | Integrated circuit with dissipative layer for photogenerated carriers |
| US5703818A (en) * | 1996-08-26 | 1997-12-30 | Mitsubishi Denki Kabushiki Kaisha | Test circuit |
| JP2003016799A (en) * | 2001-06-29 | 2003-01-17 | Fujitsu Ltd | Semiconductor test device and semiconductor device |
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