JPH0612153A - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
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- JPH0612153A JPH0612153A JP4166567A JP16656792A JPH0612153A JP H0612153 A JPH0612153 A JP H0612153A JP 4166567 A JP4166567 A JP 4166567A JP 16656792 A JP16656792 A JP 16656792A JP H0612153 A JPH0612153 A JP H0612153A
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Abstract
(57)【要約】
【目的】電源切断時に電池によるバックアップなしに、
演算用メモリの内容を保持することができるプログラマ
ブルコントローラを提供するにある。 【構成】電源切断により、入力電圧が監視電圧以下に下
がると停電予告回路６は停電予告信号Ｓ1 をＣＰＵ１に
与える。ＣＰＵ１はこの停電予告信号Ｓ1 で割り込み動
作を行い、退避用のＥＥＲＯＭ５に演算用ＲＡＭ３のデ
ータを書き込む。停電予告信号Ｓ1 の発生からディレイ
時間を経た後停電予告回路６はリセット信号Ｓ2 をＣＰ
Ｕ１に与えてリセットする。電源復帰があると、ＣＰＵ
１はイニシャライズ後、退避用のＥＥＰＲＯＭ５で保持
されていたデータを演算用ＲＡＭ３へ転送し、電源切断
前の演算用ＲＡＭ３のデータを復活する。
演算用メモリの内容を保持することができるプログラマ
ブルコントローラを提供するにある。 【構成】電源切断により、入力電圧が監視電圧以下に下
がると停電予告回路６は停電予告信号Ｓ1 をＣＰＵ１に
与える。ＣＰＵ１はこの停電予告信号Ｓ1 で割り込み動
作を行い、退避用のＥＥＲＯＭ５に演算用ＲＡＭ３のデ
ータを書き込む。停電予告信号Ｓ1 の発生からディレイ
時間を経た後停電予告回路６はリセット信号Ｓ2 をＣＰ
Ｕ１に与えてリセットする。電源復帰があると、ＣＰＵ
１はイニシャライズ後、退避用のＥＥＰＲＯＭ５で保持
されていたデータを演算用ＲＡＭ３へ転送し、電源切断
前の演算用ＲＡＭ３のデータを復活する。
Description
【０００１】
【産業上の利用分野】本発明は、プログラマブルコント
ローラに関する。
ローラに関する。
【０００２】
【従来の技術】従来のプログラマブルコントローラはＲ
ＡＭからなる演算用メモリの内容を電池を用いて電源切
断時にバックアップ保持するようになっていた。
ＡＭからなる演算用メモリの内容を電池を用いて電源切
断時にバックアップ保持するようになっていた。
【０００３】
【発明が解決しようとする課題】しかし、上記のような
電池によるバックアップでは、ユーザーは電池切れによ
るメモリの内容消失に注意を払い、電池のメンテナンス
を定期的にする必要があった。本発明は、上述の問題点
に鑑みて為されたもので、その目的とするところは電源
切断時に電池によるバックアップなしに、演算用メモリ
の内容を保持することができるプログラマブルコントロ
ーラを提供するにある。
電池によるバックアップでは、ユーザーは電池切れによ
るメモリの内容消失に注意を払い、電池のメンテナンス
を定期的にする必要があった。本発明は、上述の問題点
に鑑みて為されたもので、その目的とするところは電源
切断時に電池によるバックアップなしに、演算用メモリ
の内容を保持することができるプログラマブルコントロ
ーラを提供するにある。
【０００４】
【課題を解決するための手段】上述の目的を達成するた
めに、本発明は、プログラマブルコントローラのシステ
ムプログラムを格納したシステム用メモリと、演算用メ
モリと、プログラム格納用メモリと、演算用メモリの内
容を退避するためのＥＥＰＲＯＭからなる退避用メモリ
とを備え、電源切断を検知して電源切断時にプログラマ
ブルコントローラの演算処理用のＣＰＵに対して停電予
告信号を発生し、停電予告信号発生後からリセット信号
を出力するまでに所定時間幅のディレイ時間を設定する
停電予告手段とを備え、上記ＣＰＵには、上記停電予告
信号によって演算用メモリの内容を退避用メモリへ書き
込み処理を行う停電バックアップ機能と、電源復帰時
に、退避用メモリに書き込まれている演算用メモリの内
容を演算メモリへ転送する復帰機能とを持たせたもので
ある。
めに、本発明は、プログラマブルコントローラのシステ
ムプログラムを格納したシステム用メモリと、演算用メ
モリと、プログラム格納用メモリと、演算用メモリの内
容を退避するためのＥＥＰＲＯＭからなる退避用メモリ
とを備え、電源切断を検知して電源切断時にプログラマ
ブルコントローラの演算処理用のＣＰＵに対して停電予
告信号を発生し、停電予告信号発生後からリセット信号
を出力するまでに所定時間幅のディレイ時間を設定する
停電予告手段とを備え、上記ＣＰＵには、上記停電予告
信号によって演算用メモリの内容を退避用メモリへ書き
込み処理を行う停電バックアップ機能と、電源復帰時
に、退避用メモリに書き込まれている演算用メモリの内
容を演算メモリへ転送する復帰機能とを持たせたもので
ある。
【０００５】
【作用】而して本発明の構成によれば、電源切断時に停
電予告手段の停電予告信号があったとき、プログラマブ
ルコントーラの演算処理用のＣＰＵの停電バックアップ
機能により自動的に演算用メモリの内容をＥＥＰＲＯＭ
からなる退避用メモリに書き込むことができ、そのため
電池によるバックアップなしに演算用メモリの内容を保
持することができ、また電源復帰時には上記ＣＰＵの復
帰機能によって、自動的に退避用メモリの内容を演算用
メモリに転送するため、ユーザは転送を特に意識する必
要がない。
電予告手段の停電予告信号があったとき、プログラマブ
ルコントーラの演算処理用のＣＰＵの停電バックアップ
機能により自動的に演算用メモリの内容をＥＥＰＲＯＭ
からなる退避用メモリに書き込むことができ、そのため
電池によるバックアップなしに演算用メモリの内容を保
持することができ、また電源復帰時には上記ＣＰＵの復
帰機能によって、自動的に退避用メモリの内容を演算用
メモリに転送するため、ユーザは転送を特に意識する必
要がない。
【０００６】
【実施例】以下本発明を実施例により説明する。図１
は、本発明を用いるプログラマブルコントローラ（以下
ＰＣと略す）の基本ブロック図であり、ＰＣの演算処理
を行なうＣＰＵ１にバスを通じて接続されるメモリとし
てはシステムプログラムを格納したシステム用メモリで
あるＲＯＭ２と、演算用メモリであるＲＡＭ３と、ユー
ザプログラムを格納したプログラム格納用メモリである
のＥＥＰＲＯＭ４と、演算用ＲＡＭ３の内容を電源切断
時に退避させるための退避用メモリであるＥＥＰＲＯＭ
５とがある。
は、本発明を用いるプログラマブルコントローラ（以下
ＰＣと略す）の基本ブロック図であり、ＰＣの演算処理
を行なうＣＰＵ１にバスを通じて接続されるメモリとし
てはシステムプログラムを格納したシステム用メモリで
あるＲＯＭ２と、演算用メモリであるＲＡＭ３と、ユー
ザプログラムを格納したプログラム格納用メモリである
のＥＥＰＲＯＭ４と、演算用ＲＡＭ３の内容を電源切断
時に退避させるための退避用メモリであるＥＥＰＲＯＭ
５とがある。
【０００７】そして電源切断を検知して停電予告信号Ｓ
1 をＣＰＵ１に与え、電源切断検知から一定時間のディ
レイ時間を経てＣＰＵ１をリセットする停電予告回路６
をＣＰＵ１に接続している。図２はこの停電予告回路６
の具体的構成を示し、停電予告回路６はＣＰＵ１へ直流
電圧Ｖｃｃを供給する安定化電源部９の入力電圧Ｖを監
視して電源切断を検出して停電予告信号を出力する電源
監視回路７と、停電検出信号Ｓ1 の発生から一定時間の
ディレイ時間を経てＣＰＵ１にリセット信号を与えるデ
ィレイ回路８とを備えている。
1 をＣＰＵ１に与え、電源切断検知から一定時間のディ
レイ時間を経てＣＰＵ１をリセットする停電予告回路６
をＣＰＵ１に接続している。図２はこの停電予告回路６
の具体的構成を示し、停電予告回路６はＣＰＵ１へ直流
電圧Ｖｃｃを供給する安定化電源部９の入力電圧Ｖを監
視して電源切断を検出して停電予告信号を出力する電源
監視回路７と、停電検出信号Ｓ1 の発生から一定時間の
ディレイ時間を経てＣＰＵ１にリセット信号を与えるデ
ィレイ回路８とを備えている。
【０００８】次に停電予告回路６の動作を図３のフロー
チャート及び図４のタイムーチャートにより説明する。
図２において、電源監視回路７は、入力電圧Ｖが監視電
圧Ｌより下がるかどうかを検出し、下がった場合停電予
告信号Ｓ1 をＣＰＵ１に割り込み信号として与え、その
後ディレイ時間Ｔが経過した時点でリセット信号Ｓ2 を
オンしてＣＰＵ１に与えてＣＰＵ１をリセットする。
チャート及び図４のタイムーチャートにより説明する。
図２において、電源監視回路７は、入力電圧Ｖが監視電
圧Ｌより下がるかどうかを検出し、下がった場合停電予
告信号Ｓ1 をＣＰＵ１に割り込み信号として与え、その
後ディレイ時間Ｔが経過した時点でリセット信号Ｓ2 を
オンしてＣＰＵ１に与えてＣＰＵ１をリセットする。
【０００９】つまり図４に示すように、例えば２４Ｖの
上記入力電圧Ｖが電源切断により、時刻ｔ1 で監視電圧
Ｌ以下に下がると停電予告信号Ｓ1 が立ち下がり、ディ
レイ時間Ｔ分だけおくれてリセット信号Ｓ2 が立ち下が
る。ここでディレイ時間Ｔは退避用ＥＥＰＲＯＭ５へ演
算用ＲＡＭ３のデータを書き込むために必要な時間以上
になるように工夫されている。
上記入力電圧Ｖが電源切断により、時刻ｔ1 で監視電圧
Ｌ以下に下がると停電予告信号Ｓ1 が立ち下がり、ディ
レイ時間Ｔ分だけおくれてリセット信号Ｓ2 が立ち下が
る。ここでディレイ時間Ｔは退避用ＥＥＰＲＯＭ５へ演
算用ＲＡＭ３のデータを書き込むために必要な時間以上
になるように工夫されている。
【００１０】図５は、ＣＰＵ１の割込端子ＩＮＴに接続
された停電予告信号Ｓ1 によって退避用ＥＥＰＲＯＭ５
に演算用ＲＡＭ３のデータを退避させるＣＰＵ１の割込
動作のフローチャートを示しており、電源切断時には停
電予告回路６の停電予告信号Ｓ1 による割込によって、
ＣＰＵ１は安定化電源部９のコンデンサの放電を電源と
して演算用ＲＡＭ３のデータを退避用ＥＥＰＲＯＭ５に
書き込む。従って電源切断時もデータが保持される。
された停電予告信号Ｓ1 によって退避用ＥＥＰＲＯＭ５
に演算用ＲＡＭ３のデータを退避させるＣＰＵ１の割込
動作のフローチャートを示しており、電源切断時には停
電予告回路６の停電予告信号Ｓ1 による割込によって、
ＣＰＵ１は安定化電源部９のコンデンサの放電を電源と
して演算用ＲＡＭ３のデータを退避用ＥＥＰＲＯＭ５に
書き込む。従って電源切断時もデータが保持される。
【００１１】図６は電源復帰後のＣＰＵ１のフローチャ
ートを示しており、電源復帰があるとＣＰＵ１はイニシ
ャライズを行なった後、ＥＥＰＲＯＭ５に保持されてい
る電源切断時の演算用ＲＡＭ３のデータを演算用ＲＡＭ
３に復帰するので電源復帰後の演算時には、停電時に保
持されていたデータを使用して、実行動作やツールサー
ビス等ＰＣとしての動作が行なえることになる。
ートを示しており、電源復帰があるとＣＰＵ１はイニシ
ャライズを行なった後、ＥＥＰＲＯＭ５に保持されてい
る電源切断時の演算用ＲＡＭ３のデータを演算用ＲＡＭ
３に復帰するので電源復帰後の演算時には、停電時に保
持されていたデータを使用して、実行動作やツールサー
ビス等ＰＣとしての動作が行なえることになる。
【００１２】
【発明の効果】本発明は、プログラマブルコントローラ
のシステムプログラムを格納したシステム用メモリと、
演算用メモリと、プログラム格納用メモリと、演算用メ
モリの内容を退避するためのＥＥＰＲＯＭからなる退避
用メモリとを備え、電源切断を検知して電源切断時にプ
ログラマブルコントローラの演算処理用のＣＰＵに対し
て停電予告信号を発生し、停電予告信号発生後からリセ
ット信号を出力するまでに所定時間幅のディレイ時間を
設定する停電予告手段とを備え、上記ＣＰＵには、上記
停電予告信号によって演算用メモリの内容を退避用メモ
リへ書き込み処理を行う停電バックアップ機能と、電源
復帰時に、退避用メモリに書き込まれている演算用メモ
リの内容を演算メモリへ転送する復帰機能とを持たせた
から、電源切断時に停電予告手段の停電予告信号があっ
たとき、上記ＣＰＵの停電バックアップ機能により自動
的に演算用メモリの内容をＥＥＰＲＯＭからなる退避用
メモリに書き込むことができ、そのため電池によるバッ
クアップなしに演算用メモリの内容を保持することがで
き、また電源復帰時には上記ＣＰＵの復帰機能によっ
て、自動的に退避用メモリの内容を演算用メモリに転送
するため、ユーザは転送を特に意識する必要がないとい
う効果があり、更に電池を使用しないため、電池のメン
テナンスが不要でメンテナンスの業務の簡略化が図れ、
その上プログラマブルコントローラのハードウェア構成
も電池切れの予告表示等を行なう必要がないぶん構造が
簡略化でき、コストを低減できるという効果がある。
のシステムプログラムを格納したシステム用メモリと、
演算用メモリと、プログラム格納用メモリと、演算用メ
モリの内容を退避するためのＥＥＰＲＯＭからなる退避
用メモリとを備え、電源切断を検知して電源切断時にプ
ログラマブルコントローラの演算処理用のＣＰＵに対し
て停電予告信号を発生し、停電予告信号発生後からリセ
ット信号を出力するまでに所定時間幅のディレイ時間を
設定する停電予告手段とを備え、上記ＣＰＵには、上記
停電予告信号によって演算用メモリの内容を退避用メモ
リへ書き込み処理を行う停電バックアップ機能と、電源
復帰時に、退避用メモリに書き込まれている演算用メモ
リの内容を演算メモリへ転送する復帰機能とを持たせた
から、電源切断時に停電予告手段の停電予告信号があっ
たとき、上記ＣＰＵの停電バックアップ機能により自動
的に演算用メモリの内容をＥＥＰＲＯＭからなる退避用
メモリに書き込むことができ、そのため電池によるバッ
クアップなしに演算用メモリの内容を保持することがで
き、また電源復帰時には上記ＣＰＵの復帰機能によっ
て、自動的に退避用メモリの内容を演算用メモリに転送
するため、ユーザは転送を特に意識する必要がないとい
う効果があり、更に電池を使用しないため、電池のメン
テナンスが不要でメンテナンスの業務の簡略化が図れ、
その上プログラマブルコントローラのハードウェア構成
も電池切れの予告表示等を行なう必要がないぶん構造が
簡略化でき、コストを低減できるという効果がある。
【図１】本発明の一実施例を用いたプログラマブルコン
トローラの基本ブロック図である。
トローラの基本ブロック図である。
【図２】同上の停電予告回路の詳細な回路構成図であ
る。
る。
【図３】同上の停電予告回路の動作説明用フローチャー
トである。
トである。
【図４】同上の動作説明用タイムチャートである。
【図５】同上のバックアップ動作時の動作説明用フロー
チャートである。
チャートである。
【図６】同上の電源復帰時の動作説明用フローチャート
である。
である。
１ ＣＰＵ ２ システム用ＲＯＭ ３ 演算用ＲＡＭ ４ ユーザプログラム用ＥＥＰＲＯＭ ５ 退避用ＥＥＰＲＯＭ ６ 停電予告回路 Ｓ1 停電予告信号 Ｓ2 リセット信号
Claims (1)
- 【請求項１】プログラマブルコントローラのシステムプ
ログラムを格納したシステム用メモリと、演算用メモリ
と、プログラム格納用メモリと、演算用メモリの内容を
退避するためのＥＥＰＲＯＭからなる退避用メモリとを
備え、電源切断を検知して電源切断時にプログラマブル
コントローラの演算処理用のＣＰＵに対して停電予告信
号を発生し、停電予告信号発生後からリセット信号を出
力するまでに所定時間幅のディレイ時間を設定する停電
予告手段とを備え、上記ＣＰＵには、上記停電予告信号
によって演算用メモリの内容を退避用メモリへ書き込み
処理を行う停電バックアップ機能と、電源復帰時に、退
避用メモリに書き込まれている演算用メモリの内容を演
算メモリへ転送する復帰機能とを持たせたことを特徴と
するプログラマブルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4166567A JPH0612153A (ja) | 1992-06-25 | 1992-06-25 | プログラマブルコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4166567A JPH0612153A (ja) | 1992-06-25 | 1992-06-25 | プログラマブルコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0612153A true JPH0612153A (ja) | 1994-01-21 |
Family
ID=15833663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4166567A Pending JPH0612153A (ja) | 1992-06-25 | 1992-06-25 | プログラマブルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612153A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008289933A (ja) * | 2008-09-08 | 2008-12-04 | Sophia Co Ltd | 遊技機 |
| JP2008289932A (ja) * | 2008-09-08 | 2008-12-04 | Sophia Co Ltd | 遊技機 |
| JP2009006167A (ja) * | 2008-09-08 | 2009-01-15 | Sophia Co Ltd | 遊技機 |
| JP2009015874A (ja) * | 2008-10-22 | 2009-01-22 | Konica Minolta Business Technologies Inc | 情報処理装置及びプログラム |
| JP2009061348A (ja) * | 2008-12-26 | 2009-03-26 | Sophia Co Ltd | 遊技機 |
| JP2009061344A (ja) * | 2008-12-26 | 2009-03-26 | Sophia Co Ltd | 遊技機 |
| JP2009061347A (ja) * | 2008-12-26 | 2009-03-26 | Sophia Co Ltd | 遊技機 |
| JP2009061345A (ja) * | 2008-12-26 | 2009-03-26 | Sophia Co Ltd | 遊技機 |
| JP2009061346A (ja) * | 2008-12-26 | 2009-03-26 | Sophia Co Ltd | 遊技機 |
| JP2011070445A (ja) * | 2009-09-25 | 2011-04-07 | Panasonic Electric Works Co Ltd | プログラマブルコントローラ |
| JP2011197889A (ja) * | 2010-03-18 | 2011-10-06 | Mitsubishi Electric Corp | プログラマブルコントローラ |
| WO2013186888A1 (ja) * | 2012-06-14 | 2013-12-19 | 富士電機株式会社 | プログラマブルコントローラおよび電源切断対処方法 |
| US8775847B2 (en) | 2010-12-14 | 2014-07-08 | Memory Technologies Llc | Method and apparatus to boost mass memory performance given power supply availability |
| JP2014229116A (ja) * | 2013-05-23 | 2014-12-08 | 富士電機株式会社 | プログラマブルコントローラおよび電源切断対処方法 |
-
1992
- 1992-06-25 JP JP4166567A patent/JPH0612153A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008289933A (ja) * | 2008-09-08 | 2008-12-04 | Sophia Co Ltd | 遊技機 |
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| JP2009015874A (ja) * | 2008-10-22 | 2009-01-22 | Konica Minolta Business Technologies Inc | 情報処理装置及びプログラム |
| JP2009061347A (ja) * | 2008-12-26 | 2009-03-26 | Sophia Co Ltd | 遊技機 |
| JP2009061344A (ja) * | 2008-12-26 | 2009-03-26 | Sophia Co Ltd | 遊技機 |
| JP2009061348A (ja) * | 2008-12-26 | 2009-03-26 | Sophia Co Ltd | 遊技機 |
| JP2009061345A (ja) * | 2008-12-26 | 2009-03-26 | Sophia Co Ltd | 遊技機 |
| JP2009061346A (ja) * | 2008-12-26 | 2009-03-26 | Sophia Co Ltd | 遊技機 |
| JP2011070445A (ja) * | 2009-09-25 | 2011-04-07 | Panasonic Electric Works Co Ltd | プログラマブルコントローラ |
| JP2011197889A (ja) * | 2010-03-18 | 2011-10-06 | Mitsubishi Electric Corp | プログラマブルコントローラ |
| US8775847B2 (en) | 2010-12-14 | 2014-07-08 | Memory Technologies Llc | Method and apparatus to boost mass memory performance given power supply availability |
| WO2013186888A1 (ja) * | 2012-06-14 | 2013-12-19 | 富士電機株式会社 | プログラマブルコントローラおよび電源切断対処方法 |
| JPWO2013186888A1 (ja) * | 2012-06-14 | 2016-02-01 | 富士電機株式会社 | プログラマブルコントローラおよび電源切断対処方法 |
| JP2014229116A (ja) * | 2013-05-23 | 2014-12-08 | 富士電機株式会社 | プログラマブルコントローラおよび電源切断対処方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000627 |