JPH0612153A - Programmable controller - Google Patents
Programmable controllerInfo
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- JPH0612153A JPH0612153A JP4166567A JP16656792A JPH0612153A JP H0612153 A JPH0612153 A JP H0612153A JP 4166567 A JP4166567 A JP 4166567A JP 16656792 A JP16656792 A JP 16656792A JP H0612153 A JPH0612153 A JP H0612153A
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- power failure
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- Pending
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、プログラマブルコント
ローラに関する。FIELD OF THE INVENTION The present invention relates to a programmable controller.
【0002】[0002]
【従来の技術】従来のプログラマブルコントローラはR
AMからなる演算用メモリの内容を電池を用いて電源切
断時にバックアップ保持するようになっていた。2. Description of the Related Art A conventional programmable controller is R
The contents of the arithmetic memory made up of AM have been backed up and held by using a battery when the power is turned off.
【0003】[0003]
【発明が解決しようとする課題】しかし、上記のような
電池によるバックアップでは、ユーザーは電池切れによ
るメモリの内容消失に注意を払い、電池のメンテナンス
を定期的にする必要があった。本発明は、上述の問題点
に鑑みて為されたもので、その目的とするところは電源
切断時に電池によるバックアップなしに、演算用メモリ
の内容を保持することができるプログラマブルコントロ
ーラを提供するにある。However, in the battery backup as described above, it is necessary for the user to pay attention to the loss of the contents of the memory due to the battery exhaustion and to perform the battery maintenance regularly. The present invention has been made in view of the above problems, and an object of the present invention is to provide a programmable controller capable of holding the contents of an arithmetic memory without backing up by a battery when power is turned off. .
【0004】[0004]
【課題を解決するための手段】上述の目的を達成するた
めに、本発明は、プログラマブルコントローラのシステ
ムプログラムを格納したシステム用メモリと、演算用メ
モリと、プログラム格納用メモリと、演算用メモリの内
容を退避するためのEEPROMからなる退避用メモリ
とを備え、電源切断を検知して電源切断時にプログラマ
ブルコントローラの演算処理用のCPUに対して停電予
告信号を発生し、停電予告信号発生後からリセット信号
を出力するまでに所定時間幅のディレイ時間を設定する
停電予告手段とを備え、上記CPUには、上記停電予告
信号によって演算用メモリの内容を退避用メモリへ書き
込み処理を行う停電バックアップ機能と、電源復帰時
に、退避用メモリに書き込まれている演算用メモリの内
容を演算メモリへ転送する復帰機能とを持たせたもので
ある。In order to achieve the above-mentioned object, the present invention provides a system memory storing a system program of a programmable controller, an operation memory, a program storage memory, and an operation memory. Equipped with an evacuation memory consisting of an EEPROM for saving contents, a power failure notice signal is generated to the CPU for arithmetic processing of the programmable controller when the power is cut off, and reset after the power failure notice signal is generated. The CPU is provided with a power failure notice means for setting a delay time of a predetermined time width before outputting a signal, and the CPU has a power failure backup function for writing the contents of the arithmetic memory to the save memory in response to the power failure warning signal. , When the power is restored, the contents of the arithmetic memory written in the save memory are transferred to the arithmetic memory. It is those which gave a return function to be.
【0005】[0005]
【作用】而して本発明の構成によれば、電源切断時に停
電予告手段の停電予告信号があったとき、プログラマブ
ルコントーラの演算処理用のCPUの停電バックアップ
機能により自動的に演算用メモリの内容をEEPROM
からなる退避用メモリに書き込むことができ、そのため
電池によるバックアップなしに演算用メモリの内容を保
持することができ、また電源復帰時には上記CPUの復
帰機能によって、自動的に退避用メモリの内容を演算用
メモリに転送するため、ユーザは転送を特に意識する必
要がない。According to the structure of the present invention, when there is a power failure warning signal from the power failure warning means when the power is cut off, the contents of the calculation memory are automatically adjusted by the power failure backup function of the CPU for the arithmetic processing of the programmable controller. EEPROM
Can save the contents of the calculation memory without backing up with a battery, and when the power is restored, the CPU recovery function automatically calculates the contents of the save memory. Since the data is transferred to the memory for use, the user does not need to be aware of the transfer.
【0006】[0006]
【実施例】以下本発明を実施例により説明する。図1
は、本発明を用いるプログラマブルコントローラ(以下
PCと略す)の基本ブロック図であり、PCの演算処理
を行なうCPU1にバスを通じて接続されるメモリとし
てはシステムプログラムを格納したシステム用メモリで
あるROM2と、演算用メモリであるRAM3と、ユー
ザプログラムを格納したプログラム格納用メモリである
のEEPROM4と、演算用RAM3の内容を電源切断
時に退避させるための退避用メモリであるEEPROM
5とがある。EXAMPLES The present invention will be described below with reference to examples. Figure 1
FIG. 1 is a basic block diagram of a programmable controller (hereinafter abbreviated as PC) using the present invention, in which a memory connected to a CPU 1 for performing arithmetic processing of the PC through a bus is a ROM 2 which is a system memory storing a system program; RAM3 which is a memory for calculation, EEPROM4 which is a memory for storing a program which stores a user program, and EEPROM which is a memory for saving the contents of the RAM3 for calculation when the power is turned off.
There is 5.
【0007】そして電源切断を検知して停電予告信号S
1 をCPU1に与え、電源切断検知から一定時間のディ
レイ時間を経てCPU1をリセットする停電予告回路6
をCPU1に接続している。図2はこの停電予告回路6
の具体的構成を示し、停電予告回路6はCPU1へ直流
電圧Vccを供給する安定化電源部9の入力電圧Vを監
視して電源切断を検出して停電予告信号を出力する電源
監視回路7と、停電検出信号S1 の発生から一定時間の
ディレイ時間を経てCPU1にリセット信号を与えるデ
ィレイ回路8とを備えている。Then, a power cut is detected to detect the power failure notice signal S.
A power failure notice circuit 6 which gives 1 to the CPU 1 and resets the CPU 1 after a certain delay time from the detection of power cut
Is connected to the CPU 1. Figure 2 shows this power failure notice circuit 6
The power failure notifying circuit 6 monitors the input voltage V of the stabilized power supply unit 9 that supplies the DC voltage Vcc to the CPU 1, detects the power failure, and outputs a power failure notifying signal. A delay circuit 8 for giving a reset signal to the CPU 1 after a delay time of a fixed time from the generation of the power failure detection signal S 1 is provided.
【0008】次に停電予告回路6の動作を図3のフロー
チャート及び図4のタイムーチャートにより説明する。
図2において、電源監視回路7は、入力電圧Vが監視電
圧Lより下がるかどうかを検出し、下がった場合停電予
告信号S1 をCPU1に割り込み信号として与え、その
後ディレイ時間Tが経過した時点でリセット信号S2 を
オンしてCPU1に与えてCPU1をリセットする。Next, the operation of the power failure notice circuit 6 will be described with reference to the flowchart of FIG. 3 and the time chart of FIG.
In FIG. 2, the power supply monitoring circuit 7 detects whether or not the input voltage V is lower than the monitoring voltage L, and if the input voltage V is lower than that, gives a power failure notice signal S 1 to the CPU 1 as an interrupt signal, and after that, when a delay time T elapses. The reset signal S 2 is turned on and applied to the CPU 1 to reset the CPU 1.
【0009】つまり図4に示すように、例えば24Vの
上記入力電圧Vが電源切断により、時刻t1 で監視電圧
L以下に下がると停電予告信号S1 が立ち下がり、ディ
レイ時間T分だけおくれてリセット信号S2 が立ち下が
る。ここでディレイ時間Tは退避用EEPROM5へ演
算用RAM3のデータを書き込むために必要な時間以上
になるように工夫されている。That is, as shown in FIG. 4, when the input voltage V of, for example, 24 V drops below the monitoring voltage L at time t 1 due to power-off, the power failure notice signal S 1 falls, and the delay time T is delayed. The reset signal S 2 falls. Here, the delay time T is devised so as to be longer than the time required to write the data of the calculation RAM 3 to the saving EEPROM 5.
【0010】図5は、CPU1の割込端子INTに接続
された停電予告信号S1 によって退避用EEPROM5
に演算用RAM3のデータを退避させるCPU1の割込
動作のフローチャートを示しており、電源切断時には停
電予告回路6の停電予告信号S1 による割込によって、
CPU1は安定化電源部9のコンデンサの放電を電源と
して演算用RAM3のデータを退避用EEPROM5に
書き込む。従って電源切断時もデータが保持される。FIG. 5 shows an evacuation EEPROM 5 according to a power failure notice signal S 1 connected to an interrupt terminal INT of the CPU 1.
Shows a flowchart of the interrupt operation of the CPU 1 for saving the data of the calculation RAM 3, and when the power is cut off, the interruption by the power failure notice signal S 1 of the power failure notice circuit 6
The CPU 1 writes the data in the calculation RAM 3 into the saving EEPROM 5 by using the discharge of the capacitor of the stabilized power supply unit 9 as a power supply. Therefore, the data is retained even when the power is turned off.
【0011】図6は電源復帰後のCPU1のフローチャ
ートを示しており、電源復帰があるとCPU1はイニシ
ャライズを行なった後、EEPROM5に保持されてい
る電源切断時の演算用RAM3のデータを演算用RAM
3に復帰するので電源復帰後の演算時には、停電時に保
持されていたデータを使用して、実行動作やツールサー
ビス等PCとしての動作が行なえることになる。FIG. 6 shows a flow chart of the CPU 1 after the power is restored. When the power is restored, the CPU 1 initializes the data and then stores the data in the arithmetic RAM 3 held in the EEPROM 5 when the power is turned off.
Since it returns to 3, the data held at the time of power failure can be used for the operation as a PC such as the execution operation and the tool service at the time of the operation after the power is restored.
【0012】[0012]
【発明の効果】本発明は、プログラマブルコントローラ
のシステムプログラムを格納したシステム用メモリと、
演算用メモリと、プログラム格納用メモリと、演算用メ
モリの内容を退避するためのEEPROMからなる退避
用メモリとを備え、電源切断を検知して電源切断時にプ
ログラマブルコントローラの演算処理用のCPUに対し
て停電予告信号を発生し、停電予告信号発生後からリセ
ット信号を出力するまでに所定時間幅のディレイ時間を
設定する停電予告手段とを備え、上記CPUには、上記
停電予告信号によって演算用メモリの内容を退避用メモ
リへ書き込み処理を行う停電バックアップ機能と、電源
復帰時に、退避用メモリに書き込まれている演算用メモ
リの内容を演算メモリへ転送する復帰機能とを持たせた
から、電源切断時に停電予告手段の停電予告信号があっ
たとき、上記CPUの停電バックアップ機能により自動
的に演算用メモリの内容をEEPROMからなる退避用
メモリに書き込むことができ、そのため電池によるバッ
クアップなしに演算用メモリの内容を保持することがで
き、また電源復帰時には上記CPUの復帰機能によっ
て、自動的に退避用メモリの内容を演算用メモリに転送
するため、ユーザは転送を特に意識する必要がないとい
う効果があり、更に電池を使用しないため、電池のメン
テナンスが不要でメンテナンスの業務の簡略化が図れ、
その上プログラマブルコントローラのハードウェア構成
も電池切れの予告表示等を行なう必要がないぶん構造が
簡略化でき、コストを低減できるという効果がある。According to the present invention, a system memory storing a system program of a programmable controller,
An arithmetic memory, a program storage memory, and an evacuation memory that is an EEPROM for saving the contents of the arithmetic memory are provided, and the CPU for arithmetic processing of the programmable controller is detected when the power is cut off. A power failure warning signal for generating a power failure warning signal, and setting a delay time of a predetermined time width after the power failure warning signal is output until the reset signal is output. When the power is turned off, the power failure backup function that writes the contents in the save memory to the save memory and the return function that transfers the contents of the calculation memory written in the save memory to the calculation memory when the power is restored are provided. When there is a power failure warning signal from the power failure warning means, the CPU's power failure backup function automatically operates the calculation memory. The contents can be written in the save memory composed of the EEPROM, so that the contents of the operation memory can be retained without backing up with a battery, and when the power is restored, the save function of the save memory is automatically saved by the CPU return function. Since the contents are transferred to the calculation memory, the user does not need to be particularly aware of the transfer, and since the battery is not used, maintenance of the battery is unnecessary and maintenance work can be simplified.
In addition, the hardware configuration of the programmable controller does not need to display a dead battery notice, and the structure can be simplified and the cost can be reduced.
【図1】本発明の一実施例を用いたプログラマブルコン
トローラの基本ブロック図である。FIG. 1 is a basic block diagram of a programmable controller using an embodiment of the present invention.
【図2】同上の停電予告回路の詳細な回路構成図であ
る。FIG. 2 is a detailed circuit configuration diagram of the power failure notice circuit of the above.
【図3】同上の停電予告回路の動作説明用フローチャー
トである。FIG. 3 is a flowchart for explaining the operation of the power failure notice circuit of the above.
【図4】同上の動作説明用タイムチャートである。FIG. 4 is a time chart for explaining the above operation.
【図5】同上のバックアップ動作時の動作説明用フロー
チャートである。FIG. 5 is a flowchart for explaining the operation at the time of the backup operation of the above.
【図6】同上の電源復帰時の動作説明用フローチャート
である。FIG. 6 is a flowchart for explaining an operation when the power source is restored in the above.
1 CPU 2 システム用ROM 3 演算用RAM 4 ユーザプログラム用EEPROM 5 退避用EEPROM 6 停電予告回路 S1 停電予告信号 S2 リセット信号1 CPU 2 System ROM 3 Calculation RAM 4 User program EEPROM 5 Evacuation EEPROM 6 Power failure warning circuit S 1 Power failure warning signal S 2 Reset signal
Claims (1)
ログラムを格納したシステム用メモリと、演算用メモリ
と、プログラム格納用メモリと、演算用メモリの内容を
退避するためのEEPROMからなる退避用メモリとを
備え、電源切断を検知して電源切断時にプログラマブル
コントローラの演算処理用のCPUに対して停電予告信
号を発生し、停電予告信号発生後からリセット信号を出
力するまでに所定時間幅のディレイ時間を設定する停電
予告手段とを備え、上記CPUには、上記停電予告信号
によって演算用メモリの内容を退避用メモリへ書き込み
処理を行う停電バックアップ機能と、電源復帰時に、退
避用メモリに書き込まれている演算用メモリの内容を演
算メモリへ転送する復帰機能とを持たせたことを特徴と
するプログラマブルコントローラ。1. A power supply comprising: a system memory for storing a system program of a programmable controller; an operation memory; a program storage memory; and a save memory composed of an EEPROM for saving the contents of the operation memory. When a disconnection is detected, a power failure warning signal is generated to the CPU for arithmetic processing of the programmable controller when the power is cut off, and a delay time of a predetermined time width is set after the power failure warning signal is output until the reset signal is output. Means for storing the contents of the operation memory in the save memory in response to the power failure notice signal, and a power failure backup function for writing the contents of the operation memory to the save memory; A programmable device characterized by having a return function for transferring the contents to the arithmetic memory. Controller.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4166567A JPH0612153A (en) | 1992-06-25 | 1992-06-25 | Programmable controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4166567A JPH0612153A (en) | 1992-06-25 | 1992-06-25 | Programmable controller |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0612153A true JPH0612153A (en) | 1994-01-21 |
Family
ID=15833663
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4166567A Pending JPH0612153A (en) | 1992-06-25 | 1992-06-25 | Programmable controller |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0612153A (en) |
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