JP3214132B2 - メモリセルアレイ半導体集積回路装置 - Google Patents
メモリセルアレイ半導体集積回路装置Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路で形成
したメモリセルアレイにかゝり、特にＣＭＯＳゲートア
レイ半導体集積回路で形成したメモリセルアレイに関す
るものである。
したメモリセルアレイにかゝり、特にＣＭＯＳゲートア
レイ半導体集積回路で形成したメモリセルアレイに関す
るものである。
【０００２】
【従来の技術】従来、図１３に示すようなＣＭＯＳゲー
トアレイ半導体基板１が知られている。基板１上には、
周辺部に多数の入出力パッド２、２・・が配置され、こ
れらによって囲まれた内部にはｐ型領域３、３・・とｎ
型領域４、４・・とが縞状に形成され、各領域上にはそ
れぞれゲート１１、１２、１３・・、２１、２２、２３
・・、３１、３２、３３・・、４１、４２、４３・・が
配置されて、ＭＯＳトランジスタの行１０、２０、３
０、４０・・を構成している。
トアレイ半導体基板１が知られている。基板１上には、
周辺部に多数の入出力パッド２、２・・が配置され、こ
れらによって囲まれた内部にはｐ型領域３、３・・とｎ
型領域４、４・・とが縞状に形成され、各領域上にはそ
れぞれゲート１１、１２、１３・・、２１、２２、２３
・・、３１、３２、３３・・、４１、４２、４３・・が
配置されて、ＭＯＳトランジスタの行１０、２０、３
０、４０・・を構成している。
【０００３】図示の例では、トランジスタ行１０、２
０、３０、４０・・は図１４に示すように多数のＭＯＳ
トランジスタの直列配列体として表現することができ
る。このうち、トランジスタ行１０、４０、５０、はｐ
チャンネルＭＯＳトランジスタで構成され、トランジス
タ行２０、３０、６０、７０はｎチャンネルＭＯＳトラ
ンジスタで構成されている。通常、トランジスタ行１０
と２０、３０と４０、５０と６０というように、ｐチャ
ンネルＭＯＳトランジスタ行とｎチャンネルＭＯＳトラ
ンジスタ行とは１行づつ対をなして使用される。
０、３０、４０・・は図１４に示すように多数のＭＯＳ
トランジスタの直列配列体として表現することができ
る。このうち、トランジスタ行１０、４０、５０、はｐ
チャンネルＭＯＳトランジスタで構成され、トランジス
タ行２０、３０、６０、７０はｎチャンネルＭＯＳトラ
ンジスタで構成されている。通常、トランジスタ行１０
と２０、３０と４０、５０と６０というように、ｐチャ
ンネルＭＯＳトランジスタ行とｎチャンネルＭＯＳトラ
ンジスタ行とは１行づつ対をなして使用される。
【０００４】図から明らかなように、各ＭＯＳトランジ
スタは、ゲートの両側に位置するソース／ドレイン領域
の、何れをソースに使用し何れをドレインに使用しても
差支えない。そして、或るゲートにオフ電位を与えるこ
とによって、その両側に位置するＭＯＳトランジスタの
間を遮断して、ＭＯＳトランジスタの行を分断すること
ができる。
スタは、ゲートの両側に位置するソース／ドレイン領域
の、何れをソースに使用し何れをドレインに使用しても
差支えない。そして、或るゲートにオフ電位を与えるこ
とによって、その両側に位置するＭＯＳトランジスタの
間を遮断して、ＭＯＳトランジスタの行を分断すること
ができる。
【０００５】図１５は上述のようなＣＭＯＳゲートアレ
イ半導体基板１を用いて作られた従来のメモリーセルの
一例を示す。図中、太い実線は基板上に絶縁層を置いて
施こされた下層配線、黒点は下層配線とトランジスタ電
極の結合点、太い点線は下層配線上に絶縁層を置いて施
こされた上層配線、○印は下層配線と上層配線の結合点
を示す。
イ半導体基板１を用いて作られた従来のメモリーセルの
一例を示す。図中、太い実線は基板上に絶縁層を置いて
施こされた下層配線、黒点は下層配線とトランジスタ電
極の結合点、太い点線は下層配線上に絶縁層を置いて施
こされた上層配線、○印は下層配線と上層配線の結合点
を示す。
【０００６】ＭＯＳトランジスタ行１０上にはビット線
ＢＡ及び電源線Ｖが下層配線され、ＭＯＳトランジスタ
行２０上にはビット線ＢＢ及び接地線Ｇが下層配線され
ている。そして、ＭＯＳトランジスタ１３、２３を含む
列の上には、書込用ワード線ＷＡが上層配線され、ＭＯ
Ｓトランジスタ１６、２６を含む列の上には、読出用ワ
ード線ＷＢが上層配線されている。
ＢＡ及び電源線Ｖが下層配線され、ＭＯＳトランジスタ
行２０上にはビット線ＢＢ及び接地線Ｇが下層配線され
ている。そして、ＭＯＳトランジスタ１３、２３を含む
列の上には、書込用ワード線ＷＡが上層配線され、ＭＯ
Ｓトランジスタ１６、２６を含む列の上には、読出用ワ
ード線ＷＢが上層配線されている。
【０００７】図１５においては、図１６に示すようにソ
ースを電源線Ｖに接続したｐチャンネルＭＯＳトランジ
スタ１３、１４、１６は、ソースを接地線Ｇに接続した
ｎチャンネルＭＯＳトランジスタ２３、２４、２６にそ
れぞれゲート同士及びドレイン同士を結合されて、それ
ぞれインバータ１０１、１０２、１０３を構成してい
る。これらインバータの入力端はゲート同士の結合点で
あり、出力端はドレイン同士の結合点である。インバー
タ１０１と１０２とを互に一方の入力端を他方の入力端
に結合することによってフリップフロップが構成され、
フリップフロップの一端をインバータ１０３の入力端に
結合することにより、メモリセルが構成される。
ースを電源線Ｖに接続したｐチャンネルＭＯＳトランジ
スタ１３、１４、１６は、ソースを接地線Ｇに接続した
ｎチャンネルＭＯＳトランジスタ２３、２４、２６にそ
れぞれゲート同士及びドレイン同士を結合されて、それ
ぞれインバータ１０１、１０２、１０３を構成してい
る。これらインバータの入力端はゲート同士の結合点で
あり、出力端はドレイン同士の結合点である。インバー
タ１０１と１０２とを互に一方の入力端を他方の入力端
に結合することによってフリップフロップが構成され、
フリップフロップの一端をインバータ１０３の入力端に
結合することにより、メモリセルが構成される。
【０００８】上記メモリセルは、データの入出力を行う
アクセスゲートを２個有する。一方のアクセスゲートで
あるｎチャンネルＭＯＳトランジスタ２２は、ドレイン
を上記フリップフロップの中のトランジスタ２３と共用
し、ソースをビット線ＢＡに接続し、ゲートを書込用ワ
ード線ＷＡに接続することによって、入力ポートを構成
する。同様に、他方のアクセスゲートであるｎチャンネ
ルＭＯＳトランジスタ２７は、ドレインをインバータ１
０３の中のトランジスタ２６と共用し、ソースをビット
線ＢＢに接続し、ゲートを読出用ワード線ＷＢに接続す
ることによって、出力ポートを構成する。
アクセスゲートを２個有する。一方のアクセスゲートで
あるｎチャンネルＭＯＳトランジスタ２２は、ドレイン
を上記フリップフロップの中のトランジスタ２３と共用
し、ソースをビット線ＢＡに接続し、ゲートを書込用ワ
ード線ＷＡに接続することによって、入力ポートを構成
する。同様に、他方のアクセスゲートであるｎチャンネ
ルＭＯＳトランジスタ２７は、ドレインをインバータ１
０３の中のトランジスタ２６と共用し、ソースをビット
線ＢＢに接続し、ゲートを読出用ワード線ＷＢに接続す
ることによって、出力ポートを構成する。
【０００９】図１５及び図１６に示したメモリセルの動
作は次の通りである。データの書込みは、入力ポートで
行う。ビット線ＢＡに接続された書込みドライバ（図示
せず）を用いて、書込むデータの値に応じてビット線Ｂ
Ａを「Ｌ」レベルまたは「Ｈ」レベルにドライブする。
そして、書込用ワード線ＷＡを「Ｈ」レベルにすること
によって、アクセスゲートのトランジスタ２２が導通状
態となる。従って、データを保持しているメモリセルの
入力ポートとビット線ＢＡとが電気的に接続され、メモ
リセルの入力ポートの値は、メモリセルが保持していた
データの値とは関係なくビット線ＢＡの値に等しくな
る。以上の動作で書込みが完了する。
作は次の通りである。データの書込みは、入力ポートで
行う。ビット線ＢＡに接続された書込みドライバ（図示
せず）を用いて、書込むデータの値に応じてビット線Ｂ
Ａを「Ｌ」レベルまたは「Ｈ」レベルにドライブする。
そして、書込用ワード線ＷＡを「Ｈ」レベルにすること
によって、アクセスゲートのトランジスタ２２が導通状
態となる。従って、データを保持しているメモリセルの
入力ポートとビット線ＢＡとが電気的に接続され、メモ
リセルの入力ポートの値は、メモリセルが保持していた
データの値とは関係なくビット線ＢＡの値に等しくな
る。以上の動作で書込みが完了する。
【００１０】書込み完了後、書込用ワード線ＷＡを
「Ｌ」レベルに引下げれば、アクセスゲートのトランジ
スタ２２が遮断され、書込んだデータの値がメモリセル
で保持される。その後、ビット線ＢＡの値が変化して
も、ビット線ＢＡとメモリセルは電気的に非接続状態で
あるので、保持されているデータの値が変わることはな
い。
「Ｌ」レベルに引下げれば、アクセスゲートのトランジ
スタ２２が遮断され、書込んだデータの値がメモリセル
で保持される。その後、ビット線ＢＡの値が変化して
も、ビット線ＢＡとメモリセルは電気的に非接続状態で
あるので、保持されているデータの値が変わることはな
い。
【００１１】データの読みだしは、出力ポートで行う。
ワード線ＷＢを「Ｈ」レベルにすることによって、アク
セスゲートのトランジスタ２７が導通状態となる。従っ
て、データを保持しているメモリセルの出力端とビット
線ＢＢとが電気的に接続され、ビット線ＢＢの値はメモ
リセルの出力ポートの値に等しくなる。ビット線ＢＢに
はセンスアンプ回路（図示せず）が接続されており、ビ
ット線ＢＢの値が「Ｈ」レベルであるか「Ｌ」レベルで
あるかを判定することによって読みだしをおこなう。以
上の動作で読みだしが完了する。なお、データの読みだ
しと書込みは、独立した別々のポートから行うので、読
みだし動作と書込み動作を同時に行うことも可能であ
る。
ワード線ＷＢを「Ｈ」レベルにすることによって、アク
セスゲートのトランジスタ２７が導通状態となる。従っ
て、データを保持しているメモリセルの出力端とビット
線ＢＢとが電気的に接続され、ビット線ＢＢの値はメモ
リセルの出力ポートの値に等しくなる。ビット線ＢＢに
はセンスアンプ回路（図示せず）が接続されており、ビ
ット線ＢＢの値が「Ｈ」レベルであるか「Ｌ」レベルで
あるかを判定することによって読みだしをおこなう。以
上の動作で読みだしが完了する。なお、データの読みだ
しと書込みは、独立した別々のポートから行うので、読
みだし動作と書込み動作を同時に行うことも可能であ
る。
【００１２】図１７は前記ＣＭＯＳゲートアレイ半導体
基板をを用いて作られた従来のメモリセルの他の例を示
し、図１８はその等価回路を示す。このメモリセルが図
１５及び図１６に示したメモリセルと特に異なる点は、
インバータ１０２中のｐチャンネルＭＯＳトランジスタ
１４に直列にｐチャンネルＭＯＳトランジスタ１５を挿
入した点にある。
基板をを用いて作られた従来のメモリセルの他の例を示
し、図１８はその等価回路を示す。このメモリセルが図
１５及び図１６に示したメモリセルと特に異なる点は、
インバータ１０２中のｐチャンネルＭＯＳトランジスタ
１４に直列にｐチャンネルＭＯＳトランジスタ１５を挿
入した点にある。
【００１３】
【発明が解決しようとする課題】図１５及び図１６に示
した従来のメモリセルは、入力ポートより１本のビット
線ＢＡで与えられる「Ｈ」レベルまたは「Ｌ」レベルの
両方のデータを書込む。しかし、入力ポートのアクセス
ゲートはｎチャンネルＭＯＳトランジスタ２２で構成し
ているため、「Ｈ」レベルのデータを完全に伝達するこ
とができない。即ち、「Ｈ」レベルのデータを書込む場
合、ビット線ＢＡをＶ電位にドライブしても、アクセス
ゲートを介したフリップフロップの入力端では、バック
ゲート効果が作用して、Ｖ電位まで完全にドライブする
ことができない。メモリセルで保持されているデータが
「Ｌ」レベルであり、書込むデータが「Ｈ」レベルだと
すると競合が起こり、場合によってはメモリセルのデー
タを反転できず正しいデータを書込めないことがある。
した従来のメモリセルは、入力ポートより１本のビット
線ＢＡで与えられる「Ｈ」レベルまたは「Ｌ」レベルの
両方のデータを書込む。しかし、入力ポートのアクセス
ゲートはｎチャンネルＭＯＳトランジスタ２２で構成し
ているため、「Ｈ」レベルのデータを完全に伝達するこ
とができない。即ち、「Ｈ」レベルのデータを書込む場
合、ビット線ＢＡをＶ電位にドライブしても、アクセス
ゲートを介したフリップフロップの入力端では、バック
ゲート効果が作用して、Ｖ電位まで完全にドライブする
ことができない。メモリセルで保持されているデータが
「Ｌ」レベルであり、書込むデータが「Ｈ」レベルだと
すると競合が起こり、場合によってはメモリセルのデー
タを反転できず正しいデータを書込めないことがある。
【００１４】図１７及び図１８に示した従来のメモリセ
ルでは、インバータ１０２に、ｐチャンネルＭＯＳトラ
ンジスタ１４、１５を直列に使用したことによって、イ
ンバータのしきい値電圧を引下げ、「Ｈ」レベルのデー
タの書込みを容易にしている。すなわち、ビット線ＢＡ
を「Ｈ」レベルにドライブしてワード線ＷＡを「Ｈ」レ
ベルにすると、ビット線ＢＡとメモリセルの入力ポート
とが電気的に接続される。保持されていたデータが
「Ｌ」レベルであったとき、ビット線ＢＡの値と記憶デ
ータの値との間で競合がおこり、中間電位の値になろう
とする。その際、メモリセルを構成するインバータ１０
２のしきい値電圧を低くしているため、インバータ１０
２の出力は容易に反転して「Ｌ」レベルを出力する。そ
の結果、インバータ１０１の入力は「Ｌ」レベルとな
り、その出力電圧、即ち、メモリセルの入力ポートの電
圧は「Ｈ」レベルにドライブされる。以上の動作によ
り、「Ｈ」レベルの書込みが完了する。データの読みだ
しは、図１５で示した従来例の場合と同じである。
ルでは、インバータ１０２に、ｐチャンネルＭＯＳトラ
ンジスタ１４、１５を直列に使用したことによって、イ
ンバータのしきい値電圧を引下げ、「Ｈ」レベルのデー
タの書込みを容易にしている。すなわち、ビット線ＢＡ
を「Ｈ」レベルにドライブしてワード線ＷＡを「Ｈ」レ
ベルにすると、ビット線ＢＡとメモリセルの入力ポート
とが電気的に接続される。保持されていたデータが
「Ｌ」レベルであったとき、ビット線ＢＡの値と記憶デ
ータの値との間で競合がおこり、中間電位の値になろう
とする。その際、メモリセルを構成するインバータ１０
２のしきい値電圧を低くしているため、インバータ１０
２の出力は容易に反転して「Ｌ」レベルを出力する。そ
の結果、インバータ１０１の入力は「Ｌ」レベルとな
り、その出力電圧、即ち、メモリセルの入力ポートの電
圧は「Ｈ」レベルにドライブされる。以上の動作によ
り、「Ｈ」レベルの書込みが完了する。データの読みだ
しは、図１５で示した従来例の場合と同じである。
【００１５】しかし、図１７及び図１８のようにインバ
ータ１０２のしきい値電圧を引下げても、ビット線ＢＡ
のドライブ電圧が若干低かったりした場合に、確実にデ
ータを書込み得るという保証はない。このように１本の
ビット線のみでデータを書込む従来の例では、書込み動
作の際、動作マージンを十分確保することができず、安
定した書込み動作ができないという問題があった。
ータ１０２のしきい値電圧を引下げても、ビット線ＢＡ
のドライブ電圧が若干低かったりした場合に、確実にデ
ータを書込み得るという保証はない。このように１本の
ビット線のみでデータを書込む従来の例では、書込み動
作の際、動作マージンを十分確保することができず、安
定した書込み動作ができないという問題があった。
【００１６】更に、図１５と図１６及び図１７と図１８
を対比すればわかるように、インバータ１０２とインバ
ータ１０３との間に、絶縁のためにｐチャンネル及びｎ
チャンネルのＭＯＳトランジスタを各１個以上置かなけ
ればならず、かつ相隣るメモリセル間を絶縁するために
同様にｐチャンネル及びｎチャンネルのＭＯＳトランジ
スタを各１個以上置かなければならず、その分だけ基板
面の利用率が損なわれるという問題があった。
を対比すればわかるように、インバータ１０２とインバ
ータ１０３との間に、絶縁のためにｐチャンネル及びｎ
チャンネルのＭＯＳトランジスタを各１個以上置かなけ
ればならず、かつ相隣るメモリセル間を絶縁するために
同様にｐチャンネル及びｎチャンネルのＭＯＳトランジ
スタを各１個以上置かなければならず、その分だけ基板
面の利用率が損なわれるという問題があった。
【００１７】本発明は、上記の問題点を解決するために
提案されたものであり、安定した書込み動作を高速に行
うことを可能としたメモリセル回路を、効率よく構成し
た半導体集積回路装置を提供することを目的としてい
る。
提案されたものであり、安定した書込み動作を高速に行
うことを可能としたメモリセル回路を、効率よく構成し
た半導体集積回路装置を提供することを目的としてい
る。
【００１８】
【課題を解決するための手段】本発明においては、ソー
ス／ドレイン領域を隣接するトランジスタとの間で共有
しているｐチャンネルＭＯＳトランジスタを含んだ行と
ソース／ドレイン領域を隣接するトランジスタとの間で
共有しているｎチャンネルＭＯＳトランジスタを含む行
とが対をなして隣接配置され、かつこのような行の複数
対が敷詰められている半導体基板を使用し、この基板上
に複数個のメモリセルを行方向及び列方向に配列して、
メモリセルアレイ半導体集積回路を構成している。
ス／ドレイン領域を隣接するトランジスタとの間で共有
しているｐチャンネルＭＯＳトランジスタを含んだ行と
ソース／ドレイン領域を隣接するトランジスタとの間で
共有しているｎチャンネルＭＯＳトランジスタを含む行
とが対をなして隣接配置され、かつこのような行の複数
対が敷詰められている半導体基板を使用し、この基板上
に複数個のメモリセルを行方向及び列方向に配列して、
メモリセルアレイ半導体集積回路を構成している。
【００１９】各メモリセルは、第１及び第２のインバー
タのループ接続により構成されたフリップフロップと、
このフリップフロップの両端に接続された第１及び第２
のアクセスゲートと、上記フリップフロップの一端に入
力端が結合された第３のインバータと、第３のインバー
タの出力端に結合された第３のアクセスゲートとを含ん
でいる。
タのループ接続により構成されたフリップフロップと、
このフリップフロップの両端に接続された第１及び第２
のアクセスゲートと、上記フリップフロップの一端に入
力端が結合された第３のインバータと、第３のインバー
タの出力端に結合された第３のアクセスゲートとを含ん
でいる。
【００２０】第１及び第２のインバータは、何れもｐチ
ャンネル及びｎチャンネルＭＯＳトランジスタの組合せ
よりなり、上記行の第１の対の上に作られている。そし
て同じ対の上で、第１及び第２のインバータの両側にそ
れぞれ隣接して第１及び第２のアクセスゲートが作られ
ている。第３のインバータもｐチャンネル及びｎチャン
ネルＭＯＳトランジスタの組合せよりなり、上記行の第
２の対の上に作られ、これと同じ対の上でこれに隣接し
て第３のアクセスゲートが作られている。
ャンネル及びｎチャンネルＭＯＳトランジスタの組合せ
よりなり、上記行の第１の対の上に作られている。そし
て同じ対の上で、第１及び第２のインバータの両側にそ
れぞれ隣接して第１及び第２のアクセスゲートが作られ
ている。第３のインバータもｐチャンネル及びｎチャン
ネルＭＯＳトランジスタの組合せよりなり、上記行の第
２の対の上に作られ、これと同じ対の上でこれに隣接し
て第３のアクセスゲートが作られている。
【００２１】第１のアクセスゲートは、上記フリップフ
ロップの一端にドレインを接続し、第１のビット線にソ
ースを接続し、第１のワード線にゲートを接続したＭＯ
Ｓトランジスタよりなる。第２のアクセスゲートは、上
記フリップフロップの他端にドレインを接続し、第２の
ビット線にソースを接続し、第１のワード線にゲートを
接続したＭＯＳトランジスタよりなる。第３のアクセス
ゲートは、第３のインバータの出力端にドレインを接続
し、第３のビット線にソースを接続し、第２のワード線
にゲートを接続したＭＯＳトランジスタよりなる。
ロップの一端にドレインを接続し、第１のビット線にソ
ースを接続し、第１のワード線にゲートを接続したＭＯ
Ｓトランジスタよりなる。第２のアクセスゲートは、上
記フリップフロップの他端にドレインを接続し、第２の
ビット線にソースを接続し、第１のワード線にゲートを
接続したＭＯＳトランジスタよりなる。第３のアクセス
ゲートは、第３のインバータの出力端にドレインを接続
し、第３のビット線にソースを接続し、第２のワード線
にゲートを接続したＭＯＳトランジスタよりなる。
【００２２】第１及び第２のビット線は書込データを相
補的に供給し、第３のビット線は蓄積データを送出する
ためのものであり、これらのビット線は上記メモリセル
アレイにおける各行内の複数のメモリセルに共通に設置
されている。そして第１及び第２のワード線はそれぞれ
データ書込み及びデータ読出しの指令のためのものであ
り、これらは上記メモリセルアレイにおける各列内の複
数のメモリセルに共通に設置されている。
補的に供給し、第３のビット線は蓄積データを送出する
ためのものであり、これらのビット線は上記メモリセル
アレイにおける各行内の複数のメモリセルに共通に設置
されている。そして第１及び第２のワード線はそれぞれ
データ書込み及びデータ読出しの指令のためのものであ
り、これらは上記メモリセルアレイにおける各列内の複
数のメモリセルに共通に設置されている。
【００２３】
【作用】上記各メモリセルに書込みを行うには、第１の
ワード線より第１及び第２のアクセスゲートに信号を与
えて、そのＭＯＳトランジスタを導通させると同時に、
第１及び第２のビット線に相補的な書込データを与える
ことにより、フリップフロップは一端が強制的に「Ｈ」
レベルにされると同時に、他端が強制的に「Ｌ」レベル
にされるため、１本のビット線を用いてデータを書込む
従来のメモリセルに較べて、動作マージンが大きくな
り、より安定した書込動作を行なわせることが可能にな
る。
ワード線より第１及び第２のアクセスゲートに信号を与
えて、そのＭＯＳトランジスタを導通させると同時に、
第１及び第２のビット線に相補的な書込データを与える
ことにより、フリップフロップは一端が強制的に「Ｈ」
レベルにされると同時に、他端が強制的に「Ｌ」レベル
にされるため、１本のビット線を用いてデータを書込む
従来のメモリセルに較べて、動作マージンが大きくな
り、より安定した書込動作を行なわせることが可能にな
る。
【００２４】読出しは、第２のワード線より第３のアク
セスゲートに信号を与えて、そのＭＯＳトランジスタを
導通させることにより、フリップフロップが記憶してい
るデータを、第３のインバータ及び第３のアクセスゲー
トを経由して第３のビット線に読出すことができる。
セスゲートに信号を与えて、そのＭＯＳトランジスタを
導通させることにより、フリップフロップが記憶してい
るデータを、第３のインバータ及び第３のアクセスゲー
トを経由して第３のビット線に読出すことができる。
【００２５】また、ＭＯＳトランジスタ行の第１の対の
上には、第１及び第２のインバータと第１及び第２のア
クセスゲートだけを配置したため、これら各回路間に遮
断用のＭＯＳトランジスタを配置する必要が無い。即
ち、第１のインバータと第２のインバータの間では、ソ
ース／ドレイン領域を共有することによって、これらを
構成するＭＯＳトランジスタ同士を隣接させることがで
き、更に第１のインバータと第２のアクセスゲートの間
及び第２のインバータと第１のアクセスゲートの間で
も、ソース／ドレイン領域を共有して双方のトランジス
タ同士を隣接させることができる。
上には、第１及び第２のインバータと第１及び第２のア
クセスゲートだけを配置したため、これら各回路間に遮
断用のＭＯＳトランジスタを配置する必要が無い。即
ち、第１のインバータと第２のインバータの間では、ソ
ース／ドレイン領域を共有することによって、これらを
構成するＭＯＳトランジスタ同士を隣接させることがで
き、更に第１のインバータと第２のアクセスゲートの間
及び第２のインバータと第１のアクセスゲートの間で
も、ソース／ドレイン領域を共有して双方のトランジス
タ同士を隣接させることができる。
【００２６】そして行方向に隣接するメモリセルでも、
第１のアクセスゲート同士や第２のアクセスゲート同士
が隣接するように配置することにより、ソース／ドレイ
ン領域を双方のＭＯＳトランジスタに共有させて、メモ
リセル間に遮断用のＭＯＳトランジスタを配置する必要
を省くことができる。更に、上述のように隣接するＭＯ
Ｓトランジスタ間でのソース／ドレイン領域の共用を広
範囲に行なうことにより、各トランジスタのソース及び
ドレインに配線を施こすのに較べて、配線を簡略にする
ことができる。
第１のアクセスゲート同士や第２のアクセスゲート同士
が隣接するように配置することにより、ソース／ドレイ
ン領域を双方のＭＯＳトランジスタに共有させて、メモ
リセル間に遮断用のＭＯＳトランジスタを配置する必要
を省くことができる。更に、上述のように隣接するＭＯ
Ｓトランジスタ間でのソース／ドレイン領域の共用を広
範囲に行なうことにより、各トランジスタのソース及び
ドレインに配線を施こすのに較べて、配線を簡略にする
ことができる。
【００２７】
【実施例】図１において、互にソース／ドレイン領域を
共有するｎチャンネルＭＯＳトランジスタの行１０、４
０とｐチャンネルＭＯＳトランジスタの行２０、３０と
が基板上に配列され、行１０と２０とは第１の対を構成
し、行３０と４０とは第２の対を構成する。１１〜１
８、２１〜２８、３１〜３８、４１〜４８はそれぞれ行
１０、２０、３０、４０を構成するＭＯＳトランジスタ
である。
共有するｎチャンネルＭＯＳトランジスタの行１０、４
０とｐチャンネルＭＯＳトランジスタの行２０、３０と
が基板上に配列され、行１０と２０とは第１の対を構成
し、行３０と４０とは第２の対を構成する。１１〜１
８、２１〜２８、３１〜３８、４１〜４８はそれぞれ行
１０、２０、３０、４０を構成するＭＯＳトランジスタ
である。
【００２８】行１０の上には接地線Ｇ及び第２のビット
線バーＢＡが、行２０の上には第１ビット線ＢＡ及び電
源線Ｖが、行３０の上には電源線Ｖが、行４０の上には
第３ビット線ＢＢ及び接地線Ｇが、それぞれ設けられ、
ＭＯＳトランジスタ１１、２１、３１、４１よりなる列
及びＭＯＳトランジスタ１８、２８、３８、４８よりな
る列の上にはそれぞれ第１ワード線ＷＡ1 及びＷＡ2 が
設けられ、ＭＯＳトランジスタ１４、２４、３４、４４
よりなる列及びＭＯＳトランジスタ１５、２５、３５、
４５よりなる列の上にはそれぞれ第２ワード線ＷＢ1 及
びＷＢ2 が設けられている。
線バーＢＡが、行２０の上には第１ビット線ＢＡ及び電
源線Ｖが、行３０の上には電源線Ｖが、行４０の上には
第３ビット線ＢＢ及び接地線Ｇが、それぞれ設けられ、
ＭＯＳトランジスタ１１、２１、３１、４１よりなる列
及びＭＯＳトランジスタ１８、２８、３８、４８よりな
る列の上にはそれぞれ第１ワード線ＷＡ1 及びＷＡ2 が
設けられ、ＭＯＳトランジスタ１４、２４、３４、４４
よりなる列及びＭＯＳトランジスタ１５、２５、３５、
４５よりなる列の上にはそれぞれ第２ワード線ＷＢ1 及
びＷＢ2 が設けられている。
【００２９】図中、太い実線はＭＯＳトランジスタアレ
イ上に絶縁層を置いて設けた下層配線を示し、太い点線
は下層配線上に更に絶縁層を置いて設けた上層配線を示
す。また、黒点は下層配線とトランジスタ電極との結合
点を示し、○印は下層配線と上層配線の結合点を示して
いる。同じ行の上に隣接配置されているトランジスタ
は、互にソース／ドレイン領域を共有している結果、ソ
ース同士、ドレイン同士またはソースとドレインとが互
に結合されていることになる。従って、図１に示す集積
回路の回路図は、図２のようになる。
イ上に絶縁層を置いて設けた下層配線を示し、太い点線
は下層配線上に更に絶縁層を置いて設けた上層配線を示
す。また、黒点は下層配線とトランジスタ電極との結合
点を示し、○印は下層配線と上層配線の結合点を示して
いる。同じ行の上に隣接配置されているトランジスタ
は、互にソース／ドレイン領域を共有している結果、ソ
ース同士、ドレイン同士またはソースとドレインとが互
に結合されていることになる。従って、図１に示す集積
回路の回路図は、図２のようになる。
【００３０】図２から明らかなように、ｎチャンネルＭ
ＯＳトランジスタ１２とｐチャンネルＭＯＳトランジス
タ２２は第１のインバータ１０１を構成し、ｎチャンネ
ルＭＯＳトランジスタ１３とｐチャンネルＭＯＳトラン
ジスタは第２のインバータ１０２を構成し、ｐチャンネ
ルＭＯＳトランジスタ３３とｎチャンネルＭＯＳトラン
ジスタ４３は第３のインバータ１０３を構成している。
インバータ１０１と１０２は互にループ接続されてフリ
ップフロップを構成し、その両端にそれぞれｎチャンネ
ルＭＯＳトランジスタ１１及び１４よりなる第１及び第
２のアクセスゲート１０４、１０５が接続されている。
そして、これらは対をなすＭＯＳトランジスタ行１０、
２０上に配置されている。
ＯＳトランジスタ１２とｐチャンネルＭＯＳトランジス
タ２２は第１のインバータ１０１を構成し、ｎチャンネ
ルＭＯＳトランジスタ１３とｐチャンネルＭＯＳトラン
ジスタは第２のインバータ１０２を構成し、ｐチャンネ
ルＭＯＳトランジスタ３３とｎチャンネルＭＯＳトラン
ジスタ４３は第３のインバータ１０３を構成している。
インバータ１０１と１０２は互にループ接続されてフリ
ップフロップを構成し、その両端にそれぞれｎチャンネ
ルＭＯＳトランジスタ１１及び１４よりなる第１及び第
２のアクセスゲート１０４、１０５が接続されている。
そして、これらは対をなすＭＯＳトランジスタ行１０、
２０上に配置されている。
【００３１】ｐチャンネルＭＯＳトランジスタ３３とｎ
チャンネルＭＯＳトランジスタは第３のインバータ１０
３を構成し、その入力端はインバータ１０１の出力端に
結合され、その出力端にｎチャンネルＭＯＳトランジス
タ４４よりなる第３のアクセスゲート１０６が接続され
ている。これらは、対をなすＭＯＳトランジスタ行３
０、４０上に配置されている。
チャンネルＭＯＳトランジスタは第３のインバータ１０
３を構成し、その入力端はインバータ１０１の出力端に
結合され、その出力端にｎチャンネルＭＯＳトランジス
タ４４よりなる第３のアクセスゲート１０６が接続され
ている。これらは、対をなすＭＯＳトランジスタ行３
０、４０上に配置されている。
【００３２】以上により、トランジスタ行１０、２０、
３０、４０に跨ってメモリセル１１１、１１２が形成さ
れている。メモリセル１１１に隣接してメモリセル１１
２が配置されており、メモリセル１１２はメモリセル１
１１との間の境界線に対称に配線されている。同様にし
て、トランジスタ行１０、２０、３０、４０上に多数の
メモリセルが、互に隣接するものと対称に形成され、ト
ランジスタ行５０以降（図１３参照）にも同様なメモリ
セルの行が敷詰められる。
３０、４０に跨ってメモリセル１１１、１１２が形成さ
れている。メモリセル１１１に隣接してメモリセル１１
２が配置されており、メモリセル１１２はメモリセル１
１１との間の境界線に対称に配線されている。同様にし
て、トランジスタ行１０、２０、３０、４０上に多数の
メモリセルが、互に隣接するものと対称に形成され、ト
ランジスタ行５０以降（図１３参照）にも同様なメモリ
セルの行が敷詰められる。
【００３３】メモリセル１１１に対するデータの書込み
は、次のようにして行なう。ビット線ＢＡ、バーＢＡに
接続された書込みドライバ（図示せず）を用いて、書込
むデータの値に応じてビット線ＢＡ、バーＢＡを「Ｌ」
レベルまたは「Ｈ」レベルに互いに相補な関係となるよ
うにドライブする。即ち、ビット線ＢＡを「Ｌ」レベル
にドライブするときは、ビット線バーＢＡを「Ｈ」レベ
ルにドライブし、逆にビット線ＢＡを「Ｈ」にドライブ
するときは、ビット線バーＢＡを「Ｌ」にドライブす
る。その後、ワード線ＷＡ1 を「Ｈ」レベルにすること
によって、アクセスゲートのＭＯＳトランジスタ１１、
１４が導通状態となる。従って、データを保持している
フリップフロップの一端にビット線ＢＡが電気的に接続
され、フリップフロップの他端にビット線バーＢＡが電
気的に接続されるので、フリップフロップの両端の電圧
は、保持されていたデータの値とは関係なく、各々ビッ
ト線ＢＡ、バーＢＡの値に等しくなり、書込みが完了す
る。
は、次のようにして行なう。ビット線ＢＡ、バーＢＡに
接続された書込みドライバ（図示せず）を用いて、書込
むデータの値に応じてビット線ＢＡ、バーＢＡを「Ｌ」
レベルまたは「Ｈ」レベルに互いに相補な関係となるよ
うにドライブする。即ち、ビット線ＢＡを「Ｌ」レベル
にドライブするときは、ビット線バーＢＡを「Ｈ」レベ
ルにドライブし、逆にビット線ＢＡを「Ｈ」にドライブ
するときは、ビット線バーＢＡを「Ｌ」にドライブす
る。その後、ワード線ＷＡ1 を「Ｈ」レベルにすること
によって、アクセスゲートのＭＯＳトランジスタ１１、
１４が導通状態となる。従って、データを保持している
フリップフロップの一端にビット線ＢＡが電気的に接続
され、フリップフロップの他端にビット線バーＢＡが電
気的に接続されるので、フリップフロップの両端の電圧
は、保持されていたデータの値とは関係なく、各々ビッ
ト線ＢＡ、バーＢＡの値に等しくなり、書込みが完了す
る。
【００３４】書込み完了後、ワード線ＷＡ1 を「Ｌ」に
すれば、アクセスゲート１０４、１０５のＭＯＳトラン
ジスタ１１、１４が遮断され、書込んだデータの値が記
憶回路で保持される。その後、ビット線ＢＡ、バーＢＡ
の値が変化しても、ビット線ＢＡ、バーＢＡとフリップ
フロップは電気的に非接続状態であるので、保持されて
いるデータの値が変わることはない。
すれば、アクセスゲート１０４、１０５のＭＯＳトラン
ジスタ１１、１４が遮断され、書込んだデータの値が記
憶回路で保持される。その後、ビット線ＢＡ、バーＢＡ
の値が変化しても、ビット線ＢＡ、バーＢＡとフリップ
フロップは電気的に非接続状態であるので、保持されて
いるデータの値が変わることはない。
【００３５】次にメモリセル１１１からのデータの読み
だしは、次のようにして行う。ワード線ＷＢ1 を「Ｈ」
レベルにすることによって、アクセスゲート１０６を構
成するＭＯＳトランジスタ４４が導通状態となり、フリ
ップフロップが保持しているデータはインバータ１０３
を通してビット線ＢＢに与えられる。ビット線ＢＢには
図示しないセンスアンプ回路が接続されており、ビット
線ＢＢの値が「Ｈ」レベルであるか、「Ｌ」レベルであ
るかを判定することによって読みだしをおこなう。そし
て、ワード線ＷＢ1 を「Ｌ」レベルに戻すことによって
読みだしが完了する。
だしは、次のようにして行う。ワード線ＷＢ1 を「Ｈ」
レベルにすることによって、アクセスゲート１０６を構
成するＭＯＳトランジスタ４４が導通状態となり、フリ
ップフロップが保持しているデータはインバータ１０３
を通してビット線ＢＢに与えられる。ビット線ＢＢには
図示しないセンスアンプ回路が接続されており、ビット
線ＢＢの値が「Ｈ」レベルであるか、「Ｌ」レベルであ
るかを判定することによって読みだしをおこなう。そし
て、ワード線ＷＢ1 を「Ｌ」レベルに戻すことによって
読みだしが完了する。
【００３６】また、メモリセル１１２をアクセスする場
合は、上記説明したワード線ＷＡ1、ＷＢ1 をそれぞれ
ワード線ＷＡ2 、ＷＢ2 に置き換える以外は、メモリセ
ル１１１をアクセスする場合と同じである。なお、デー
タの読みだしと書込みは、独立した別々のアクセスゲー
トから行うので、同一のメモリセルに対して、読みだし
動作と書込み動作を同時に行うことも可能である。
合は、上記説明したワード線ＷＡ1、ＷＢ1 をそれぞれ
ワード線ＷＡ2 、ＷＢ2 に置き換える以外は、メモリセ
ル１１１をアクセスする場合と同じである。なお、デー
タの読みだしと書込みは、独立した別々のアクセスゲー
トから行うので、同一のメモリセルに対して、読みだし
動作と書込み動作を同時に行うことも可能である。
【００３７】図２から明らかなように、行１０上に配列
されたｎチャンネルＭＯＳトランジスタ１１、１２、１
３、１４の相互関係を見ると、第１のアクセスゲート１
０４のトランジスタ１１のドレインは第１のインバータ
１０１のトランジスタ１２のドレインに接続され、第２
のインバータ１０２のトランジスタ１３のソースは第１
のインバータ１０１のトランジスタ１２と同様に接地さ
れ、第２のアクセスゲート１０５のトランジスタ１４の
ドレインは第２のインバータ１０２のトランジスタ１３
のドレインに接続されている。このように、ｎチャンネ
ルＭＯＳトランジスタ１１、１２、１３、１４は直列に
接続された形になっているので、図１に示すように相互
間でソース／ドレイン領域を共有することができ、トラ
ンジスタ間を隔離する目的で別のｎチャンネルＭＯＳト
ランジスタを介在させる必要がなく、かつトランジスタ
相互間の配線を簡略化できる。
されたｎチャンネルＭＯＳトランジスタ１１、１２、１
３、１４の相互関係を見ると、第１のアクセスゲート１
０４のトランジスタ１１のドレインは第１のインバータ
１０１のトランジスタ１２のドレインに接続され、第２
のインバータ１０２のトランジスタ１３のソースは第１
のインバータ１０１のトランジスタ１２と同様に接地さ
れ、第２のアクセスゲート１０５のトランジスタ１４の
ドレインは第２のインバータ１０２のトランジスタ１３
のドレインに接続されている。このように、ｎチャンネ
ルＭＯＳトランジスタ１１、１２、１３、１４は直列に
接続された形になっているので、図１に示すように相互
間でソース／ドレイン領域を共有することができ、トラ
ンジスタ間を隔離する目的で別のｎチャンネルＭＯＳト
ランジスタを介在させる必要がなく、かつトランジスタ
相互間の配線を簡略化できる。
【００３８】次に、図２においてメモリセル１１１と１
１２との関係を見ると、双方の第２のアクセスゲート１
０５のｎチャンネルＭＯＳトランジスタ１４、１５のソ
ースは何れも同じビット線バーＢＡに接続され、第１の
アクセスゲート１０４の側で隣接するメモリセルのｎチ
ャンネルＭＯＳトランジスタ間でも双方のソースはビッ
ト線ＢＡに接続され、第３のアクセスゲート１０６のト
ランジスタ４４と４５のソースも同じビット線ＢＢに接
続されているので、図１に示すように相互間でソース／
ドレイン領域を共有することができ、両者間に隔離用の
トランジスタを介在させる必要がない。これと同様なこ
とは、同じ行の上に配置されたすべてのメモリセルの相
互間で言うことができる。
１２との関係を見ると、双方の第２のアクセスゲート１
０５のｎチャンネルＭＯＳトランジスタ１４、１５のソ
ースは何れも同じビット線バーＢＡに接続され、第１の
アクセスゲート１０４の側で隣接するメモリセルのｎチ
ャンネルＭＯＳトランジスタ間でも双方のソースはビッ
ト線ＢＡに接続され、第３のアクセスゲート１０６のト
ランジスタ４４と４５のソースも同じビット線ＢＢに接
続されているので、図１に示すように相互間でソース／
ドレイン領域を共有することができ、両者間に隔離用の
トランジスタを介在させる必要がない。これと同様なこ
とは、同じ行の上に配置されたすべてのメモリセルの相
互間で言うことができる。
【００３９】図３は、図１に示すメモリセルの第３のイ
ンバータ１０３を、ｐチャンネルＭＯＳトランジスタと
して３１、３２、３３、３４の４個を並列に接続し、ｎ
チャンネルＭＯＳトランジスタとして４１、４２、４３
の３個を並列に接続して使用したものである。図４はそ
の等価回路図を示す。上記メモリセルは、図１のメモリ
セルと同等の動作をするが、第３のインバータ１０３を
構成するｐチャンネルＭＯＳトランジスタとｎチャンネ
ルＭＯＳトランジスタを複数個並列に接続することによ
って、各メモリセルの占有面積を増すことなく、インバ
ータ１０３のドライブ能力を高めている。従って、読み
だし動作時に、アクセスゲート４４が導通すると、メモ
リセル１１１のインバータ１０３によってビット線ＢＢ
は強力にドライブされ、記憶されていたデータと同じ値
になる。これによって、読出のアクセス時間の短縮化を
図っている。
ンバータ１０３を、ｐチャンネルＭＯＳトランジスタと
して３１、３２、３３、３４の４個を並列に接続し、ｎ
チャンネルＭＯＳトランジスタとして４１、４２、４３
の３個を並列に接続して使用したものである。図４はそ
の等価回路図を示す。上記メモリセルは、図１のメモリ
セルと同等の動作をするが、第３のインバータ１０３を
構成するｐチャンネルＭＯＳトランジスタとｎチャンネ
ルＭＯＳトランジスタを複数個並列に接続することによ
って、各メモリセルの占有面積を増すことなく、インバ
ータ１０３のドライブ能力を高めている。従って、読み
だし動作時に、アクセスゲート４４が導通すると、メモ
リセル１１１のインバータ１０３によってビット線ＢＢ
は強力にドライブされ、記憶されていたデータと同じ値
になる。これによって、読出のアクセス時間の短縮化を
図っている。
【００４０】図５は、図３に示す対称配置されたメモリ
セル１１１、１１２を１組としたメモリセルペア２０１
と、同様なメモリセルペア２０２とを、行方向に並べて
メモリセル行を構成したものであり、１１３、１１４は
ペア２０２を構成するメモリセルである。図６は図５の
等価回路図を示す。図５において、ＷＡ1 、ＷＡ2 、Ｗ
Ａ3 、ＷＡ4 はそれぞれ各メモリセル列の第１のワード
線、ＷＢ1 、ＷＢ2 、ＷＢ3 、ＷＢ4 はそれぞれ各メモ
リセル列の第２のワード線、ＢＡ、バーＢＡはそれぞれ
第１、第２のビット線、ＢＢ1 、ＢＢ2 は第３のビット
線を示す。他の符号は、図３中の同じ番号の符号に対応
する。
セル１１１、１１２を１組としたメモリセルペア２０１
と、同様なメモリセルペア２０２とを、行方向に並べて
メモリセル行を構成したものであり、１１３、１１４は
ペア２０２を構成するメモリセルである。図６は図５の
等価回路図を示す。図５において、ＷＡ1 、ＷＡ2 、Ｗ
Ａ3 、ＷＡ4 はそれぞれ各メモリセル列の第１のワード
線、ＷＢ1 、ＷＢ2 、ＷＢ3 、ＷＢ4 はそれぞれ各メモ
リセル列の第２のワード線、ＢＡ、バーＢＡはそれぞれ
第１、第２のビット線、ＢＢ1 、ＢＢ2 は第３のビット
線を示す。他の符号は、図３中の同じ番号の符号に対応
する。
【００４１】図５において、奇数番目のメモリセルペア
２０１を構成するメモリセル１１１、１１２の第３のア
クセスゲート１０６はビット線、ＢＢ1 に接続され、偶
数番目のメモリセルペア２０２を構成するメモリセル１
１３、１１４の第３のアクセスゲート１０６はビット線
ＢＢ2 に接続されている。メモリセル１１１〜１１４の
第１、第２のアクセスゲート１０４、１０５はそれぞれ
共通のビット線ＢＡ、バーＢＡに接続されている。
２０１を構成するメモリセル１１１、１１２の第３のア
クセスゲート１０６はビット線、ＢＢ1 に接続され、偶
数番目のメモリセルペア２０２を構成するメモリセル１
１３、１１４の第３のアクセスゲート１０６はビット線
ＢＢ2 に接続されている。メモリセル１１１〜１１４の
第１、第２のアクセスゲート１０４、１０５はそれぞれ
共通のビット線ＢＡ、バーＢＡに接続されている。
【００４２】上記各メモリセルの動作は、図３に示した
各メモリセルと同等である。ただし、奇数番目のペア中
のメモリセル１１１、１１２のデータを読み出す際は、
ビット線ＢＢ1 を用い、偶数番目のペア中のメモリセル
１１３、１１４のデータを読み出す場合は、ビット線Ｂ
Ｂ2 を用いる。上記構成とすることにより、ビット線Ｂ
Ｂ1 及びビット線ＢＢ2 に接続されているアクセスゲー
ト数を半分にすることができ、ビット線ＢＢ1 、ＢＢ2
の負荷となる拡散領域に寄生する容量を低減することが
できる。そして、これによって、図３のメモリセルアレ
イに比べて、更に読みだしのアクセス時間を短縮するこ
とができる。
各メモリセルと同等である。ただし、奇数番目のペア中
のメモリセル１１１、１１２のデータを読み出す際は、
ビット線ＢＢ1 を用い、偶数番目のペア中のメモリセル
１１３、１１４のデータを読み出す場合は、ビット線Ｂ
Ｂ2 を用いる。上記構成とすることにより、ビット線Ｂ
Ｂ1 及びビット線ＢＢ2 に接続されているアクセスゲー
ト数を半分にすることができ、ビット線ＢＢ1 、ＢＢ2
の負荷となる拡散領域に寄生する容量を低減することが
できる。そして、これによって、図３のメモリセルアレ
イに比べて、更に読みだしのアクセス時間を短縮するこ
とができる。
【００４３】図７に示す実施例においては、等価回路図
である図８と対照することにより明らかなように、トラ
ンジスタ行１０及び２０上には、図１における行１０及
び２０と同様に、メモリセル１１１の一部をなすインバ
ータ１０１及び１０２とアクセスゲート１０４及び１０
５が設けられており、インバータ１０１及び１０２はそ
れぞれＭＯＳトランジスタ１２、２２及び１３、２３か
らなり、アクセスゲート１０４及び１０５はそれぞれＭ
ＯＳトランジスタ２１及び２４からなっている。また、
トランジスタ行３０及び４０上にも、メモリセル１２１
の一部をなすインバータ１０１及び１０２とアクセスゲ
ート１０４及び１０５が設けられており、インバータ１
０１及び１０２はそれぞれＭＯＳトランジスタ３２、４
２及び３３、４３からなり、アクセスゲート１０４及び
１０５はそれぞれＭＯＳトランジスタ３１及び３４から
なっている。更にトランジスタ行５０及び６０上には、
メモリセル１１１の残部をなすインバータ１０３及びア
クセスゲート１０６と、メモリセル１２１の残部をなす
インバータ１０３及びアクセスゲート１０６が設けられ
ており、メモリセル１１１のインバータ１０３及びアク
セスゲート１０６はそれぞれＭＯＳトランジスタ５３、
６３及び６４からなり、メモリセル１２１のインバータ
１０３及びアクセスゲート１０６はそれぞれＭＯＳトラ
ンジスタ５２、６２及び６１からなっている。
である図８と対照することにより明らかなように、トラ
ンジスタ行１０及び２０上には、図１における行１０及
び２０と同様に、メモリセル１１１の一部をなすインバ
ータ１０１及び１０２とアクセスゲート１０４及び１０
５が設けられており、インバータ１０１及び１０２はそ
れぞれＭＯＳトランジスタ１２、２２及び１３、２３か
らなり、アクセスゲート１０４及び１０５はそれぞれＭ
ＯＳトランジスタ２１及び２４からなっている。また、
トランジスタ行３０及び４０上にも、メモリセル１２１
の一部をなすインバータ１０１及び１０２とアクセスゲ
ート１０４及び１０５が設けられており、インバータ１
０１及び１０２はそれぞれＭＯＳトランジスタ３２、４
２及び３３、４３からなり、アクセスゲート１０４及び
１０５はそれぞれＭＯＳトランジスタ３１及び３４から
なっている。更にトランジスタ行５０及び６０上には、
メモリセル１１１の残部をなすインバータ１０３及びア
クセスゲート１０６と、メモリセル１２１の残部をなす
インバータ１０３及びアクセスゲート１０６が設けられ
ており、メモリセル１１１のインバータ１０３及びアク
セスゲート１０６はそれぞれＭＯＳトランジスタ５３、
６３及び６４からなり、メモリセル１２１のインバータ
１０３及びアクセスゲート１０６はそれぞれＭＯＳトラ
ンジスタ５２、６２及び６１からなっている。
【００４４】このように構成された２組のメモリセル１
１１および１２１に共通にワード線ＷＡ及びＷＢが列方
向に設けられ、メモリセル１１１に対してはトランジス
タ行１０、２０、６０上にそれぞれビット線ＢＡ1 、バ
ーＢＡ1 、ＢＢ1 が、メモリセル１２１に対してはトラ
ンジスタ行３０、４０、５０上にそれぞれビット線ＢＡ
2 、バーＢＡ2 、ＢＢ2 が設けられている。各メモリセ
ル１１１、１２１の動作は、図１に示したメモリセル１
１１と全く同じである。
１１および１２１に共通にワード線ＷＡ及びＷＢが列方
向に設けられ、メモリセル１１１に対してはトランジス
タ行１０、２０、６０上にそれぞれビット線ＢＡ1 、バ
ーＢＡ1 、ＢＢ1 が、メモリセル１２１に対してはトラ
ンジスタ行３０、４０、５０上にそれぞれビット線ＢＡ
2 、バーＢＡ2 、ＢＢ2 が設けられている。各メモリセ
ル１１１、１２１の動作は、図１に示したメモリセル１
１１と全く同じである。
【００４５】図７に示す実施例は、等価回路を示す図８
から明らかなように、双方のメモリセル１１１、１２１
の第３のインバータ１０３を構成しているｐチャンネル
ＭＯＳトランジスタ５２と５３は何れも電源Ｖに接続さ
れ、ｎチャンネルＭＯＳトランジスタ６２と６３は何れ
も接地線Ｇに接続されているので、ｐチャンネルＭＯＳ
トランジスタ５２、５３間のソース／ドレイン領域を電
源に接続し、ｎチャンネルＭＯＳトランジスタ６２、６
３間のソース／ドレイン領域を接地することにより、ト
ランジスタ行５０、６０行上にメモリセル１１５、１１
６の各一部を相互間に隔離用のトランジスタを介在させ
ずに配置することができ、これにより６行間に２個のメ
モリセルを配置して各メモリセルの占有面積を大幅に節
減することができる。
から明らかなように、双方のメモリセル１１１、１２１
の第３のインバータ１０３を構成しているｐチャンネル
ＭＯＳトランジスタ５２と５３は何れも電源Ｖに接続さ
れ、ｎチャンネルＭＯＳトランジスタ６２と６３は何れ
も接地線Ｇに接続されているので、ｐチャンネルＭＯＳ
トランジスタ５２、５３間のソース／ドレイン領域を電
源に接続し、ｎチャンネルＭＯＳトランジスタ６２、６
３間のソース／ドレイン領域を接地することにより、ト
ランジスタ行５０、６０行上にメモリセル１１５、１１
６の各一部を相互間に隔離用のトランジスタを介在させ
ずに配置することができ、これにより６行間に２個のメ
モリセルを配置して各メモリセルの占有面積を大幅に節
減することができる。
【００４６】図９に示す実施例は、図７に示した実施例
においてトランジスタ行５０上で余っているｐチャンネ
ルＭＯＳトランジスタ５１及び５４を、それぞれ隣接す
るトランジスタ５２及び５３に並列に接続したもので、
その等価回路を図１０に示す。両端に位置するトランジ
スタ５１及び５４は、何れもソースが電源Ｖに接続され
ているために、行方向に隣接するメモリセル内の同様な
トランジスタとの間のソース／ドレイン領域を電源Ｖに
接続して共用することにより、その間に隔離用トランジ
スタを配置する必要が無くなる。
においてトランジスタ行５０上で余っているｐチャンネ
ルＭＯＳトランジスタ５１及び５４を、それぞれ隣接す
るトランジスタ５２及び５３に並列に接続したもので、
その等価回路を図１０に示す。両端に位置するトランジ
スタ５１及び５４は、何れもソースが電源Ｖに接続され
ているために、行方向に隣接するメモリセル内の同様な
トランジスタとの間のソース／ドレイン領域を電源Ｖに
接続して共用することにより、その間に隔離用トランジ
スタを配置する必要が無くなる。
【００４７】上記メモリセルの動作は、図７のメモリセ
ルと同等である。しかし、第３のインバータ１０３を構
成するｐチャンネルＭＯＳトランジスタを複数個並列に
接続することによって、第３のインバータ１０３のドラ
イブ能力を高め、これにより、読みだしのアクセス時間
の短縮化を図っている。
ルと同等である。しかし、第３のインバータ１０３を構
成するｐチャンネルＭＯＳトランジスタを複数個並列に
接続することによって、第３のインバータ１０３のドラ
イブ能力を高め、これにより、読みだしのアクセス時間
の短縮化を図っている。
【００４８】図１１は、図９に示すメモリセル１１１、
１２１を１組としたメモリセルペア３０１と、同様にメ
モリセル１１２、１２２を組合せたメモリセルペア３０
２とを行方向に並べてアレイ状に配置したものである。
図１１は上記メモリセルの平面図を示し、図１２はその
等価回路図を示す。図１１及び図１２において、Ｗ
Ａ1 、ＷＡ2 は各メモリセルペアの第１のワード線、Ｗ
Ｂ1 、ＷＢ2 は各メモリセルペアの第２のワード線、Ｂ
Ａ1 、バーＢＡ2 は第１のビット線、バーＢＡ1 、ＢＡ
2 は第２のビット線、ＢＢ1 、ＢＢ2 は第３のビット線
を示す。他の符号は図９中の同じ番号の符号に対応す
る。
１２１を１組としたメモリセルペア３０１と、同様にメ
モリセル１１２、１２２を組合せたメモリセルペア３０
２とを行方向に並べてアレイ状に配置したものである。
図１１は上記メモリセルの平面図を示し、図１２はその
等価回路図を示す。図１１及び図１２において、Ｗ
Ａ1 、ＷＡ2 は各メモリセルペアの第１のワード線、Ｗ
Ｂ1 、ＷＢ2 は各メモリセルペアの第２のワード線、Ｂ
Ａ1 、バーＢＡ2 は第１のビット線、バーＢＡ1 、ＢＡ
2 は第２のビット線、ＢＢ1 、ＢＢ2 は第３のビット線
を示す。他の符号は図９中の同じ番号の符号に対応す
る。
【００４９】メモリセル１１１、１１２の第１のアクセ
スゲート１０４はビット線ＢＡ1 に接続し、第２のアク
セスゲート１０５はビット線バーＢＡ1 に接続し、第３
のアクセスゲート１０６はビット線ＢＢ1 に接続する。
メモリセル１２１、１２２の第１のアクセスゲート１０
４はビット線バーＢＡ2 に接続し、第２のアクセスゲー
ト１０５はビット線ＢＡ2 に接続し、第３のアクセスゲ
ート１０６はビット線ＢＢ2 に接続する。また、メモリ
セル１１１、１２１の第１及び第２のアクセスゲート１
０４及び１０５のトランジスタゲートはワード線ＷＡ1
に、第３のアクセスゲート１０６のトランジスタゲート
はワード線ＷＢ1 に接続し、メモリセル１１２、１２２
の第１及び第２のアクセスゲート１０４及び１０５のト
ランジスタゲートはワード線ＷＡ2 に、第３のアクセス
ゲート１０６のトランジスタゲートはワード線ＷＢ2 に
接続する。上記各メモリセル１１１、１１２、１２１、
１２２の動作は、図９に示したメモリセル１１１、１２
１と同等である。ただし、ペア３０１内のメモリセル１
１１または１２１をアクセスする場合はワード線Ｗ
Ａ1 、ＷＢ1 を立上がらせ、ペア３０２内のメモリセル
１１２または１２２をアクセスする場合はワード線ＷＡ
2 、ＷＢ2 を立上がらせる。
スゲート１０４はビット線ＢＡ1 に接続し、第２のアク
セスゲート１０５はビット線バーＢＡ1 に接続し、第３
のアクセスゲート１０６はビット線ＢＢ1 に接続する。
メモリセル１２１、１２２の第１のアクセスゲート１０
４はビット線バーＢＡ2 に接続し、第２のアクセスゲー
ト１０５はビット線ＢＡ2 に接続し、第３のアクセスゲ
ート１０６はビット線ＢＢ2 に接続する。また、メモリ
セル１１１、１２１の第１及び第２のアクセスゲート１
０４及び１０５のトランジスタゲートはワード線ＷＡ1
に、第３のアクセスゲート１０６のトランジスタゲート
はワード線ＷＢ1 に接続し、メモリセル１１２、１２２
の第１及び第２のアクセスゲート１０４及び１０５のト
ランジスタゲートはワード線ＷＡ2 に、第３のアクセス
ゲート１０６のトランジスタゲートはワード線ＷＢ2 に
接続する。上記各メモリセル１１１、１１２、１２１、
１２２の動作は、図９に示したメモリセル１１１、１２
１と同等である。ただし、ペア３０１内のメモリセル１
１１または１２１をアクセスする場合はワード線Ｗ
Ａ1 、ＷＢ1 を立上がらせ、ペア３０２内のメモリセル
１１２または１２２をアクセスする場合はワード線ＷＡ
2 、ＷＢ2 を立上がらせる。
【００５０】図１１に示した実施例は、図１の実施例と
同様に、各メモリセルの第１及び第２のインバータ１０
１、１０２と第１及び第２のアクセスゲート１０４、１
０５を効率良く配置できると共に、図７の実施例と同様
に、ペアを構成する２個のメモリセルの第３のインバー
タ１０３及び第３のアクセスゲート１０６を、１対のＭ
ＯＳトランジスタ行上に効率良く配置することができ
る。しかも行方向に隣接するメモリセル間で、双方の各
アクセスゲートのＭＯＳトランジスタを共通のビット線
に接続しているために、メモリセル相互間に遮断用のＭ
ＯＳトランジスタを介在させる必要がなく、更に配置効
率を高め得るばかりでなく、各メモリセルに対するビッ
ト線やワード線の配線も簡略化することができる。
同様に、各メモリセルの第１及び第２のインバータ１０
１、１０２と第１及び第２のアクセスゲート１０４、１
０５を効率良く配置できると共に、図７の実施例と同様
に、ペアを構成する２個のメモリセルの第３のインバー
タ１０３及び第３のアクセスゲート１０６を、１対のＭ
ＯＳトランジスタ行上に効率良く配置することができ
る。しかも行方向に隣接するメモリセル間で、双方の各
アクセスゲートのＭＯＳトランジスタを共通のビット線
に接続しているために、メモリセル相互間に遮断用のＭ
ＯＳトランジスタを介在させる必要がなく、更に配置効
率を高め得るばかりでなく、各メモリセルに対するビッ
ト線やワード線の配線も簡略化することができる。
【００５１】
【発明の効果】以上の諸実施例から明らかなように、本
発明によれば、書込み動作に際しては２本のビット線よ
り相補的な信号をフリップフロップに供給しているた
め、書込みを確実に行うことができる。また、メモリセ
ルを構成している第１、第２及び第３のインバータと第
１、第２、第３のアクセスゲートの間に遮断用のＭＯＳ
トランジスタを介在させる必要がなく、かつメモリセル
相互間にも遮断用ＭＯＳトランジスタを介在させる必要
がないために、メモリセルアレイを効率良く構成するこ
とができる。
発明によれば、書込み動作に際しては２本のビット線よ
り相補的な信号をフリップフロップに供給しているた
め、書込みを確実に行うことができる。また、メモリセ
ルを構成している第１、第２及び第３のインバータと第
１、第２、第３のアクセスゲートの間に遮断用のＭＯＳ
トランジスタを介在させる必要がなく、かつメモリセル
相互間にも遮断用ＭＯＳトランジスタを介在させる必要
がないために、メモリセルアレイを効率良く構成するこ
とができる。
【図１】この発明の第１の実施例のメモリセルの構成を
示す平面図である。
示す平面図である。
【図２】図１に示した実施例の等価回路図である。
【図３】この発明の第２の実施例のメモリセルの構成を
示す平面図である。
示す平面図である。
【図４】図３に示した実施例の等価回路図である。
【図５】この発明の第３の実施例のメモリセルの構成を
示す平面図である。
示す平面図である。
【図６】図５に示した実施例の等価回路図である。
【図７】この発明の第４の実施例のメモリセルの構成を
示す平面図である。
示す平面図である。
【図８】図７に示した実施例の等価回路図である。
【図９】この発明の第５の実施例のメモリセルの構成を
示す平面図である。
示す平面図である。
【図１０】図９に示した実施例の等価回路図である。
【図１１】この発明の第６の実施例のメモリセルの構成
を示す平面図である。
を示す平面図である。
【図１２】図１１に示した実施例の等価回路図である。
【図１３】この発明の実施に使用するＣＭＯＳゲートア
レイ半導体基板の一部分を示す平面図である。
レイ半導体基板の一部分を示す平面図である。
【図１４】図１３に示した基板上のＭＯＳトランジスタ
の等価回路図である。
の等価回路図である。
【図１５】図１３に示した基板上に作られた従来のメモ
リセルの１例の構成を示す平面図である。
リセルの１例の構成を示す平面図である。
【図１６】図１５に示したメモリセルの等価回路図であ
る。
る。
【図１７】図１３に示した基板上に作られた従来のメモ
リセルの他の例の構成を示す平面図である。
リセルの他の例の構成を示す平面図である。
【図１８】図１７に示したメモリセルの等価回路図であ
る。
る。
１０ ＭＯＳトランジスタの行 １１、１２、１３ 行１０を構成するＭＯＳトランジス
タ ２０ 行１０とは異なるチャンネル形式のＭＯＳトラン
ジスタの行 ２１、２２、２３ 行２０を構成するＭＯＳトランジス
タ ３０ ＭＯＳトランジスタの行 ３１、３２、３３ 行３０を構成するＭＯＳトランジス
タ ４０ 行３０とは異なるチャンネル形式のＭＯＳトラン
ジスタの行 ４１、４２、４３ 行４０を構成するＭＯＳトランジス
タ ５０ ＭＯＳトランジスタの行 ５１、５２、５３ 行５０を構成するＭＯＳトランジス
タ ６０ 行５０とは異なるチャンネル形式のＭＯＳトラン
ジスタの行 ６１、６２、６３ 行６０を構成するＭＯＳトランジス
タ １０１ 第１のインバータ １０２ 第２のインバータ １０３ 第３のインバータ １０４ 第１のアクセスゲート １０５ 第２のアクセスゲート １０６ 第３のアクセスゲート １１１、１１２、１１３、１１４ メモリセル １２１、１２２ メモリセル ２０１ メモリセルペア ２０２ メモリセルペア ３０１ メモリセルペア ３０２ メモリセルペア ＢＡ 第１のビット線（書込用） バーＢＡ 第２のビット線（書込用） ＢＢ 第３のビット線（読出用） ＷＡ 第１のワード線（書込用） ＷＢ 第２のワード線（読出用）
タ ２０ 行１０とは異なるチャンネル形式のＭＯＳトラン
ジスタの行 ２１、２２、２３ 行２０を構成するＭＯＳトランジス
タ ３０ ＭＯＳトランジスタの行 ３１、３２、３３ 行３０を構成するＭＯＳトランジス
タ ４０ 行３０とは異なるチャンネル形式のＭＯＳトラン
ジスタの行 ４１、４２、４３ 行４０を構成するＭＯＳトランジス
タ ５０ ＭＯＳトランジスタの行 ５１、５２、５３ 行５０を構成するＭＯＳトランジス
タ ６０ 行５０とは異なるチャンネル形式のＭＯＳトラン
ジスタの行 ６１、６２、６３ 行６０を構成するＭＯＳトランジス
タ １０１ 第１のインバータ １０２ 第２のインバータ １０３ 第３のインバータ １０４ 第１のアクセスゲート １０５ 第２のアクセスゲート １０６ 第３のアクセスゲート １１１、１１２、１１３、１１４ メモリセル １２１、１２２ メモリセル ２０１ メモリセルペア ２０２ メモリセルペア ３０１ メモリセルペア ３０２ メモリセルペア ＢＡ 第１のビット線（書込用） バーＢＡ 第２のビット線（書込用） ＢＢ 第３のビット線（読出用） ＷＡ 第１のワード線（書込用） ＷＢ 第２のワード線（読出用）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−114468（ＪＰ，Ａ) 特開 平３−280294（ＪＰ，Ａ) 特開 平２−63164（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/118 H01L 27/10 451
Claims (6)
- 【請求項１】 ソース／ドレイン領域を隣接するトラン
ジスタと共有するｐチャンネルＭＯＳトランジスタを含
んだ行とソース／ドレイン領域を隣接するトランジスタ
と共有するｎチャンネルＭＯＳトランジスタを含んだ行
との対を隣接配置し、かつこの行の対を複数対敷詰めた
半導体基板上に、複数個のメモリセルを行方向及び列方
向に配列したメモリセルアレイ半導体集積回路におい
て、 上記各メモリセルは、上記複数の対のうちの一つの対の
行上に、それぞれがｐチャンネル及びｎチャンネルのＭ
ＯＳトランジスタの組合せからなる第１及び第２のイン
バータのループ接続によって構成されたフリップフロッ
プと、このフリップフロップの一方の入出力端にドレイ
ンを接続し書込信号を供給する第１のビット線にソース
を接続し書込用の第１のワード線にゲートを接続したＭ
ＯＳトランジスタよりなる第１のアクセスゲートと、上
記フリップフロップの他方の入出力端にドレインを接続
し書込信号を上記と相補的な形で供給する第２のビット
線にソースを接続し書込用の第１のワード線にゲートを
接続したＭＯＳトランジスタよりなる第２のアクセスゲ
ートとを設け、上記複数の対のうちの別の一つの対の行上に、 上記フリ
ップフロップの一方の入出力端に入力端を接続したｐチ
ャンネル及びｎチャンネルのＭＯＳトランジスタの組合
せからなる第３のインバータと、この第３のインバータ
の出力端にドレインを接続し読出信号を送出する第３の
ビット線にソースを接続し読出用の第２のワード線にゲ
ートを接続したＭＯＳトランジスタよりなる第３のアク
セスゲートを設けることにより構成し、 上記第１、第２、及び第３のビット線は上記メモリセル
アレイにおける同一行内の複数個のメモリセルに共通に
接続し、上記第１及び第２のワード線は上記メモリセル
アレイにおける同一列内の複数個のメモリセルに共通に
接続したことを特徴とするメモリセルアレイ半導体集積
回路装置。 - 【請求項２】 第１のアクセスゲートは何れのメモリセ
ルにおいても同一のチャンネル形式のＭＯＳトランジス
タで構成し、上記メモリセルアレイの同一行内で、各メ
モリセルは、その一方に隣接するメモリセルとの間で双
方の第１のアクセスゲートを構成するＭＯＳトランジス
タ同士が同じソース領域を共有していることを特徴とす
る請求項１記載のメモリセルアレイ半導体集積回路装
置。 - 【請求項３】 第２のアクセスゲートは何れのメモリセ
ルにおいても同一のチャンネル形式のＭＯＳトランジス
タで構成し、上記メモリセルアレイの同一行内で、各メ
モリセルは、その他方に隣接するメモリセルとの間で双
方の第２のアクセスゲートを構成するＭＯＳトランジス
タ同士が同じソース領域を共有していることを特徴とす
る請求項１または請求項２記載のメモリセルアレイ半導
体集積回路装置。 - 【請求項４】 上記第３のアクセスゲートは何れのメモ
リセルにおいても同一のチャンネル形式のＭＯＳトラン
ジスタで構成し、上記メモリセルアレイの同一行内で、
各メモリセルは、その一方に隣接するメモリセルとの間
で双方の第３のアクセスゲートを構成するＭＯＳトラン
ジスタ同士が同じソース領域を共有していることを特徴
とする請求項１記載のメモリセルアレイ半導体集積回路
装置。 - 【請求項５】 第１のインバータを構成するｐチャンネ
ル及びｎチャンネルＭＯＳトランジスタにそれぞれソー
ス／ドレイン領域を共有して第２のインバータを構成す
るｐチャンネル及びｎチャンネルＭＯＳトランジスタを
隣接配置し、第１のインバータを構成する一方のＭＯＳ
トランジスタにソース／ドレイン領域を共有して第１の
アクセスゲートを構成するＭＯＳトランジスタを配置
し、第２のインバータを構成する一方のＭＯＳトランジ
スタにソース／ドレイン領域を共有して第２のアクセス
ゲートを構成するＭＯＳトランジスタを隣接配置したこ
とを特徴とする請求項１記載のメモリセルアレイ半導体
集積回路装置。 - 【請求項６】 メモリセルアレイ中の同じ列上に配置さ
れた第１及び第２のメモリセルが、上記複数対のうちの
第１、第２及び第３の対の行に跨って設けられており、
第１のメモリセルにおける第１及び第２のインバータと
第１及び第２のアクセスゲートとを第１の対をなす行上
に設け、第２のメモリセルにおける第１及び第２のイン
バータと第１及び第２のアクセスゲートとを第３の対を
なす行上に設け、双方のメモリセルの第３のインバータ
及び第３のアクセスゲートを第２の対をなす行上に設け
たことを特徴とする請求項１記載のメモリセルアレイ半
導体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03972293A JP3214132B2 (ja) | 1993-03-01 | 1993-03-01 | メモリセルアレイ半導体集積回路装置 |
| US08/202,823 US5471420A (en) | 1993-03-01 | 1994-02-28 | Memory cell array semiconductor integrated circuit device |
| DE4406459A DE4406459C2 (de) | 1993-03-01 | 1994-02-28 | Integrierte Halbleiterschaltungsvorrichtung mit Speicherzellenanordnung |
| US08/468,189 US5654914A (en) | 1993-03-01 | 1995-06-06 | Memory cell array semiconductor integrated circuit device |
| US08/679,391 USRE35591E (en) | 1993-03-01 | 1996-07-10 | Memory cell array semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03972293A JP3214132B2 (ja) | 1993-03-01 | 1993-03-01 | メモリセルアレイ半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06252366A JPH06252366A (ja) | 1994-09-09 |
| JP3214132B2 true JP3214132B2 (ja) | 2001-10-02 |
Family
ID=12560885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03972293A Expired - Fee Related JP3214132B2 (ja) | 1993-03-01 | 1993-03-01 | メモリセルアレイ半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US5471420A (ja) |
| JP (1) | JP3214132B2 (ja) |
| DE (1) | DE4406459C2 (ja) |
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|---|---|---|---|---|
| JP3214132B2 (ja) * | 1993-03-01 | 2001-10-02 | 三菱電機株式会社 | メモリセルアレイ半導体集積回路装置 |
| IL116792A (en) * | 1996-01-16 | 2000-01-31 | Chip Express Israel Ltd | Customizable integrated circuit device |
| US5724299A (en) * | 1996-04-30 | 1998-03-03 | Sun Microsystems, Inc. | Multiport register file memory using small voltage swing for write operation |
| JP3571887B2 (ja) * | 1996-10-18 | 2004-09-29 | キヤノン株式会社 | アクティブマトリクス基板及び液晶装置 |
| JPH10134566A (ja) * | 1996-10-31 | 1998-05-22 | Mitsubishi Electric Corp | 記憶機能を有する半導体装置及びそのデータ読み出し方法 |
| TW371761B (en) * | 1998-03-13 | 1999-10-11 | Winbond Electronics Corp | SRAM structure using common bit-line |
| JP4162348B2 (ja) * | 2000-02-04 | 2008-10-08 | 株式会社東芝 | メモリ混載画像処理用ｌｓｉおよび画像処理装置 |
| DE10128580B4 (de) * | 2001-06-13 | 2006-04-13 | Infineon Technologies Ag | Schaltungsanordnung mit einer Mehrzahl von Transistoren zweier unterschiedlicher Leitfähigkeitstypen |
| FR2826169A1 (fr) * | 2001-06-15 | 2002-12-20 | St Microelectronics Sa | Memoire mos a lecture seulement |
| US7286383B1 (en) * | 2002-08-10 | 2007-10-23 | National Semiconductor Corporation | Bit line sharing and word line load reduction for low AC power SRAM architecture |
| US7061792B1 (en) | 2002-08-10 | 2006-06-13 | National Semiconductor Corporation | Low AC power SRAM architecture |
| EP1750276B1 (en) * | 2005-07-29 | 2017-03-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7599212B2 (en) * | 2007-01-22 | 2009-10-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and apparatus for high-efficiency operation of a dynamic random access memory |
| JP5617679B2 (ja) * | 2011-02-21 | 2014-11-05 | 国立大学法人九州工業大学 | 半導体記憶装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5760586A (en) * | 1980-09-26 | 1982-04-12 | Matsushita Electric Ind Co Ltd | Random access memory |
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