JPH0595072A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH0595072A
JPH0595072A JP3255431A JP25543191A JPH0595072A JP H0595072 A JPH0595072 A JP H0595072A JP 3255431 A JP3255431 A JP 3255431A JP 25543191 A JP25543191 A JP 25543191A JP H0595072 A JPH0595072 A JP H0595072A
Authority
JP
Japan
Prior art keywords
semiconductor device
pad
inner lead
wire
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3255431A
Other languages
English (en)
Inventor
Yuugo Koyama
裕吾 小山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP3255431A priority Critical patent/JPH0595072A/ja
Publication of JPH0595072A publication Critical patent/JPH0595072A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49107—Connecting at different heights on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 パッドとインナーリードに高低差がついてい
ることで、ワイヤにも高低差がつきワイヤ接触を防ぐ半
導体装置を実現する。 【構成】 半導体素子１上の外部端子であるパッド２の
隣合った者同士に高低差が設けてあり、またインナーリ
ード３の隣合った者同士にも高低差がついていて、ワイ
ヤ４でパッドとインナーリードとを結線する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
パッドの面積の小さい半導体素子を有する半導体装置、
隣合うパッドの間隔の狭い半導体素子を有する半導体装
置、或いは半導体素子チップと、リードの半導体素子と
接続される側（インナーリード）とを接続するワイヤの
長さが長い半導体装置に関する。
【０００２】
【従来の技術】半導体装置の一形態として、集積回路が
形成された半導体素子上の入出力端子であるボンディン
グパッドとこれに対応したリードフレームの各インナー
リード部とが結線され、ついで各リードの先端部（アウ
ターリード）を残して射出成型機等によりプラスチック
などで一体的に成型されているものがある。その際、ボ
ンディングパッドとインナーリードとの接続の一方式と
してワイヤ（導電性金属細線）を用いたものがある。
【０００３】上記のような半導体装置は高集積化、高機
能化等ニーズによる半導体素子のＩ／Ｏピン数（入出力
端子数）増大に伴い半導体装置自体の外部との入出力端
子数も増大する傾向にある。これに伴って半導体素子と
リードフレームとを接続するワイヤの本数も増大してゆ
く。従って半導体装置の基板実装密度は益々増大する傾
向にある。
【０００４】
【発明が解決しようとする課題】上記のような半導体装
置の方向性を踏まえると、半導体チップ上のパッド部分
の面積縮小化、隣合うパッド同士の間隔の縮小化、それ
に伴うインナーリード部分の隣合う者同士の間隔の縮小
化を進めなければならない。その際パッド部分とインナ
ーリード部分とを接続するワイヤの本数が増えるため、
接続後の樹脂封止の際のワイヤ同士の接触という問題が
生じる。また上記細密化に伴いワイヤのパッド部側の端
子部同士の接触という問題も生じてくる。以上のような
問題点は、基板実装の高密度化を妨げる大きな要因とな
り得る。
【０００５】
【課題を解決するための手段】本発明による半導体装置
は、半導体装置のチップと半導体装置のチップの周囲に
配されたインナーリードと、半導体装置のチップとイン
ナーリードとをワイヤによりボンディングしている、樹
脂封止された半導体装置において、半導体装置のチップ
上の回路の入出力端であるパッドとインナーリードとを
ワイヤボンディングしているワイヤに高低の差があるこ
とを特徴とする。
【０００６】
【実施例】図１は本発明の一実施例を示す要部の図であ
る。１は半導体チップ、２は半導体チップ上の回路の外
部端子であるパッド電極、３はリードフレームのインナ
ーリード、４はパッドとインナーリードとを接続するワ
イヤである。また、図２に図１の半導体チップ上のパッ
ド部の断面図を示す。５は半導体チップ、６はパッド電
極、７はパッドとインナーリードとを接続するワイヤで
ある。半導体チップのパッド部に図１、図２で示す隣合
うパッドの高さが相異なるものが形成されている。隣合
うパッドの高さが異なるため、半導体チップ上のパッド
上にボンディングされたワイヤの端子の隣合う者同士の
高さも異なってきている。
【０００７】図３は図１のインナーリードをチップ側上
方から見た図である。８はインナーリード、９はパッド
とインナーリードとを接続するワイヤ、１０はインナー
リードの横ずれを防ぐためのテープである。図３のよう
にインナーリードの先端部が一つおきに変形していて、
隣合うインナーリード同士の高さが相異なるようになっ
ている。隣合うインナーリードの先端部の高さが相異な
るためインナーリードの先端部上にボンディングされた
ワイヤの端子の隣合う者同士の高さも異なっている。
【０００８】図２と図３を組み合わせたのが図１であ
る。高低差がある半導体チップ上のパッド部の高い方と
高低差があるインナーリード先端部の高い方とがワイヤ
で接続され、またパッド部の低い方とインナーリード部
の低い方とがワイヤで接続されている。ここからパッド
部とインナーリードの先端部とを接続しているワイヤの
両端子部の、それぞれ隣合う者同士に高低差が生まれて
いる。またパッド部とインナーリード部とを接続してい
るワイヤ自体も両端子部の高低差のため、隣合うもの同
士に高低差が生まれている。
【０００９】
【発明の効果】従来はパッド部の構造が平面的であった
ため隣合うパッド部間隔が狭くなると隣合うパッド部上
のワイヤ端子同士が接触してしまう恐れがあった。また
隣合うパッド部間隔が狭くなりまた隣合うインナーリー
ド同士の間隔が狭くなるとワイヤ同士が接触してしまう
恐れがあった。本発明はパッド部とインナーリード部と
を接続するワイヤの隣合うもの同士に高低差がついてい
ることでワイヤ同士、またワイヤ端子部同士の接触を防
ぐ効果がある。
【図面の簡単な説明】
【図１】本発明の半導体装置の一実施例を示す要部の
図。
【図２】図１の半導体チップ上のパッド部の断面図。
【図３】図１のインナーリードをチップ側上方から見た
図。
【符号の説明】
１，５， 半導体チップ ２，６， パッド ３，８， インナーリード ４，７，９， ワイヤ １０， テープ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】半導体装置のチップと半導体装置のチップ
    の周囲に配されたインナーリードと、半導体装置のチッ
    プとインナーリードとをワイヤ（導電性金属細線）によ
    り結線（ボンディング）している、樹脂封止された半導
    体装置において、半導体装置のチップ上の回路の入出力
    端であるパッドとインナーリードとをボンディングして
    いるワイヤに高低の差があることを特徴とする半導体装
    置。
JP3255431A 1991-10-02 1991-10-02 半導体装置 Pending JPH0595072A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3255431A JPH0595072A (ja) 1991-10-02 1991-10-02 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3255431A JPH0595072A (ja) 1991-10-02 1991-10-02 半導体装置

Publications (1)

Publication Number Publication Date
JPH0595072A true JPH0595072A (ja) 1993-04-16

Family

ID=17278676

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3255431A Pending JPH0595072A (ja) 1991-10-02 1991-10-02 半導体装置

Country Status (1)

Country Link
JP (1) JPH0595072A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021150513A (ja) * 2020-03-19 2021-09-27 株式会社東芝 半導体チップ及び半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021150513A (ja) * 2020-03-19 2021-09-27 株式会社東芝 半導体チップ及び半導体装置

Similar Documents

Publication Publication Date Title
US6175149B1 (en) Mounting multiple semiconductor dies in a package
US6297547B1 (en) Mounting multiple semiconductor dies in a package
US4984059A (en) Semiconductor device and a method for fabricating the same
KR100199262B1 (ko) 반도체장치 및 그 제조방법
JPH08222681A (ja) 樹脂封止型半導体装置
US6396129B1 (en) Leadframe with dot array of silver-plated regions on die pad for use in exposed-pad semiconductor package
JP2902918B2 (ja) 表面実装型半導体装置
JPH0595072A (ja) 半導体装置
JPH0595018A (ja) 半導体装置の製造方法
JP2601228B2 (ja) 樹脂封止型回路装置の製造方法
JPH0529528A (ja) 半導体集積回路装置およびそれに用いるリードフレーム
JPH01286342A (ja) 面実装超薄形半導体装置
JP2522182B2 (ja) 半導体装置
JPH07335818A (ja) 半導体装置
JPH0366150A (ja) 半導体集積回路装置
KR970007842B1 (ko) 플라스틱 반도체 패키지
JPH0851181A (ja) 樹脂封止型半導体装置
KR100533750B1 (ko) 반도체 패키지용 리드 프레임 및 이를 이용한 반도체 패키지
JPH0637234A (ja) 半導体装置
KR200286322Y1 (ko) 반도체패키지
KR0141945B1 (ko) 방열판을 갖는 리드 프레임 및 이를 이용한 반도체 패키지
JPH05102238A (ja) 半導体素子
JPS59198744A (ja) 樹脂封止型半導体装置
JPH077023A (ja) 樹脂封止型半導体装置
JPS63181362A (ja) リ−ドフレ−ム