JPH0590417A - 半導体素子の多層配線の形成方法 - Google Patents
半導体素子の多層配線の形成方法Info
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- JPH0590417A JPH0590417A JP3202753A JP20275391A JPH0590417A JP H0590417 A JPH0590417 A JP H0590417A JP 3202753 A JP3202753 A JP 3202753A JP 20275391 A JP20275391 A JP 20275391A JP H0590417 A JPH0590417 A JP H0590417A
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- 238000000034 method Methods 0.000 title claims abstract description 25
- 239000004065 semiconductor Substances 0.000 title claims description 27
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 17
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 16
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 16
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims abstract description 8
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims abstract description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 7
- 239000001301 oxygen Substances 0.000 claims abstract description 7
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 7
- 238000004380 ashing Methods 0.000 claims abstract description 5
- 229910052786 argon Inorganic materials 0.000 claims abstract description 4
- 238000004544 sputter deposition Methods 0.000 claims abstract description 4
- 239000000758 substrate Substances 0.000 claims description 11
- 238000006243 chemical reaction Methods 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 7
- 238000001259 photo etching Methods 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 abstract description 9
- 229910052802 copper Inorganic materials 0.000 abstract description 9
- 239000010949 copper Substances 0.000 abstract description 9
- 239000012212 insulator Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 44
- 239000003960 organic solvent Substances 0.000 description 6
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000007598 dipping method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- BALXUFOVQVENIU-KXNXZCPBSA-N pseudoephedrine hydrochloride Chemical compound [H+].[Cl-].CN[C@@H](C)[C@@H](O)C1=CC=CC=C1 BALXUFOVQVENIU-KXNXZCPBSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
(57)【要約】
【目的】 本発明の目的は、半導体素子の多層配線の形
成方法においてフオトレジストの除去工程時に露出され
る配線の損傷を防止するための方法を提供することにあ
る。 【構成】 写真蝕刻工程によって導電層の上面に接触孔
を形成した後に、所定の温度，圧力及び単位体積の当り
の酸素量の下でプラズマアツシングによつて、フオトレ
ジストを除去すると同時に上記露出された上面に酸化膜
からなる保護膜を形成することによつて、後続される工
程で有機溶剤および水との化学反応によつて配線の表面
が損傷されることを防止して、２つの配線層間の電極特
性が改善された高集積・高速の半導体集積回路が提供さ
れる。
成方法においてフオトレジストの除去工程時に露出され
る配線の損傷を防止するための方法を提供することにあ
る。 【構成】 写真蝕刻工程によって導電層の上面に接触孔
を形成した後に、所定の温度，圧力及び単位体積の当り
の酸素量の下でプラズマアツシングによつて、フオトレ
ジストを除去すると同時に上記露出された上面に酸化膜
からなる保護膜を形成することによつて、後続される工
程で有機溶剤および水との化学反応によつて配線の表面
が損傷されることを防止して、２つの配線層間の電極特
性が改善された高集積・高速の半導体集積回路が提供さ
れる。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子の製造方法に
関し、特に多層金属の配線構造を有する半導体素子にお
ける多層配線の形成方法に関するものである。
関し、特に多層金属の配線構造を有する半導体素子にお
ける多層配線の形成方法に関するものである。
【０００２】
【従来の技術】最近、半導体素子の高集積化及び動作速
度の高速化に対する要求が増々強くなつている。しか
し、既存の単層配線を有する半導体集積回路の場合に
は、高集積化による占有面積の減少によつて金属配線の
幅が小さくなり、配線の電気抵抗が増加してしまう。そ
の結果、電力消費も増加する。したがつて、高集積化に
よる配線電気抵抗の増加を最小限に抑制しながら、動作
速度を向上させるために配線の多層化が提案されてい
る。
度の高速化に対する要求が増々強くなつている。しか
し、既存の単層配線を有する半導体集積回路の場合に
は、高集積化による占有面積の減少によつて金属配線の
幅が小さくなり、配線の電気抵抗が増加してしまう。そ
の結果、電力消費も増加する。したがつて、高集積化に
よる配線電気抵抗の増加を最小限に抑制しながら、動作
速度を向上させるために配線の多層化が提案されてい
る。
【０００３】一方、金属配線の材料としては、純粋アル
ミニウムで配線を形成する場合に、発生するアルミニウ
ムスパイクを防止するために、４％未満のシリコンを含
有するアルミニウムが主に使用されてきたが、信頼性改
善のために所定量の銅を更に添加したアルミニウム配線
が提案されている。
ミニウムで配線を形成する場合に、発生するアルミニウ
ムスパイクを防止するために、４％未満のシリコンを含
有するアルミニウムが主に使用されてきたが、信頼性改
善のために所定量の銅を更に添加したアルミニウム配線
が提案されている。
【０００４】図１，図２は従来の多層配線を有する半導
体素子の製造工程を示す図である。図１では、素子分離
のためのフィールド酸化膜（３）が形成された第１導電
型の半導体基板（１）の上面に、第１絶縁膜（５），第
１導電層（７），第２絶縁膜（９），第２導電層（１
１）及び第３絶縁膜（１３）が順次積層される。その後
に、写真蝕刻工程によつてパターンを形成してから、所
定領域の上記第３絶縁膜（１３）を上記第２導電層（１
１）の表面が露出されるまで蝕刻して、接触孔（contac
t hole）（１５）を形成する。ここで、上記第１導電層
（７）はビツトライン（bit line）であり、第２導電層
（１１）は１％程度のシリコンと０．５％程度の銅が含
有されたアルミニウム配線である。上記のようなアルミ
ニウム配線を使用することによつて、従来のシリコンの
みを含有するアルミニウム配線に比べてヒーロツク（hi
llock ）および電気移動（electromigration）の特性が
改善される。
体素子の製造工程を示す図である。図１では、素子分離
のためのフィールド酸化膜（３）が形成された第１導電
型の半導体基板（１）の上面に、第１絶縁膜（５），第
１導電層（７），第２絶縁膜（９），第２導電層（１
１）及び第３絶縁膜（１３）が順次積層される。その後
に、写真蝕刻工程によつてパターンを形成してから、所
定領域の上記第３絶縁膜（１３）を上記第２導電層（１
１）の表面が露出されるまで蝕刻して、接触孔（contac
t hole）（１５）を形成する。ここで、上記第１導電層
（７）はビツトライン（bit line）であり、第２導電層
（１１）は１％程度のシリコンと０．５％程度の銅が含
有されたアルミニウム配線である。上記のようなアルミ
ニウム配線を使用することによつて、従来のシリコンの
みを含有するアルミニウム配線に比べてヒーロツク（hi
llock ）および電気移動（electromigration）の特性が
改善される。
【０００５】第２導電層で作られた配線と図示しない他
の配線とが上記接触孔（１５）を通じて接触する。上記
のように多層構造の配線を形成する場合、通常のフオト
レジストの除去工程では、アルミニウムの粒状境界（gr
ain boundary）に析出される銅成分と、水（H2O ）及び
有機溶剤等との化学的な反応によつて、下層配線が致命
的な損傷を受ける。即ち、下層配線の表面を露出するに
は、その上面の絶縁膜を蝕刻した後に、上記絶縁膜の上
面に残留するフオトレジストの除去工程として、プラズ
マアツシング（plasmaashing ；フオトレジストを現象
して所定の蝕刻工程を経た後に残留するフオトレジスト
をプラズマによつて除去する工程），硫酸等の有機溶剤
への浸し（dipping ），水での濯ぎ（rinse ），乾燥
（dry ）等の処置が順に実行される。このとき、銅を含
むアルミニウム配線の露出された部分が有機溶剤および
水に直接接して、アルミニウムの粒状境界に存在する銅
成分が反応によつて黒い点に変色し、１μｍ直径程の大
きさに組織が削り取られる。この配線の損傷が上記図１
に図示されている。
の配線とが上記接触孔（１５）を通じて接触する。上記
のように多層構造の配線を形成する場合、通常のフオト
レジストの除去工程では、アルミニウムの粒状境界（gr
ain boundary）に析出される銅成分と、水（H2O ）及び
有機溶剤等との化学的な反応によつて、下層配線が致命
的な損傷を受ける。即ち、下層配線の表面を露出するに
は、その上面の絶縁膜を蝕刻した後に、上記絶縁膜の上
面に残留するフオトレジストの除去工程として、プラズ
マアツシング（plasmaashing ；フオトレジストを現象
して所定の蝕刻工程を経た後に残留するフオトレジスト
をプラズマによつて除去する工程），硫酸等の有機溶剤
への浸し（dipping ），水での濯ぎ（rinse ），乾燥
（dry ）等の処置が順に実行される。このとき、銅を含
むアルミニウム配線の露出された部分が有機溶剤および
水に直接接して、アルミニウムの粒状境界に存在する銅
成分が反応によつて黒い点に変色し、１μｍ直径程の大
きさに組織が削り取られる。この配線の損傷が上記図１
に図示されている。
【０００６】上記のように下層配線が損傷した状態で上
層配線を蒸着すると、段差被覆性（step coverage ）が
不良になつて、上層配線が短絡したり、接触面積の減少
によつて接触抵抗が増加し、素子の電気的な特性が大幅
に低下する。図２は、銅が添加されたアルミニウムの第
３導電層を形成した後に、上層配線（１７）をパターン
形成した時の断面図を図示している。上記図面で段差被
覆性の不良によつて上層の配線と下層の配線とが一部し
か短絡していないことが分かる。
層配線を蒸着すると、段差被覆性（step coverage ）が
不良になつて、上層配線が短絡したり、接触面積の減少
によつて接触抵抗が増加し、素子の電気的な特性が大幅
に低下する。図２は、銅が添加されたアルミニウムの第
３導電層を形成した後に、上層配線（１７）をパターン
形成した時の断面図を図示している。上記図面で段差被
覆性の不良によつて上層の配線と下層の配線とが一部し
か短絡していないことが分かる。
【０００７】
【発明が解決しようとしている課題】上述のように、従
来の方法では、下層の配線と接触孔とを形成した後にそ
の残留するフオトレジストを除去する工程で、接触孔を
通じて下層の配線が露出されることによつて配線が致命
的な損傷を受ける問題点があり、そのため信頼性ある半
導体集積回路を得ることができなかつた。
来の方法では、下層の配線と接触孔とを形成した後にそ
の残留するフオトレジストを除去する工程で、接触孔を
通じて下層の配線が露出されることによつて配線が致命
的な損傷を受ける問題点があり、そのため信頼性ある半
導体集積回路を得ることができなかつた。
【０００８】したがつて、本発明の目的は、半導体素子
の多層配線の形成方法において、フオトレジストの除去
工程時に露出される配線の損傷を防止するための方法を
提供することにある。
の多層配線の形成方法において、フオトレジストの除去
工程時に露出される配線の損傷を防止するための方法を
提供することにある。
【０００９】
【課題を解決するための手段】上記のような本発明の目
的を達成するために、第１導電型の半導体基板と、該基
板の上面に形成される複数の絶縁膜と複数の導電層とを
具備する半導体素子の多層配線の形成方法であつて、所
定の導電層の上面に形成される絶縁膜の所定領域を前記
導電層の表面が露出されるまで写真蝕刻工程によつて蝕
刻して、接触孔を形成した後に、所定の温度，圧力及び
単位体積当りの酸素量の下でのプラズマアツシングによ
つて、前記絶縁膜上の残余フオトレジストを除去すると
同時に前記露出された導電層の上面に酸化膜を形成する
工程と、前記導電層の上面に他の導電層を形成する前に
前記酸化膜を除去する工程とを具備することを特徴とす
る。ここで、前記導電層がアルミニウムである。また、
前記プラズマアツシングが、酸素雰囲気で前記基板を２
５０℃〜３５０℃に過熱し、反応室内圧力を４〜５Torr
として実施される。また、前記酸化膜が３０Å〜８０Å
厚さのアルミニウム酸化膜である。また、前記酸化膜を
除去する工程がアルゴンスパツタリング蝕刻によつて実
施される。
的を達成するために、第１導電型の半導体基板と、該基
板の上面に形成される複数の絶縁膜と複数の導電層とを
具備する半導体素子の多層配線の形成方法であつて、所
定の導電層の上面に形成される絶縁膜の所定領域を前記
導電層の表面が露出されるまで写真蝕刻工程によつて蝕
刻して、接触孔を形成した後に、所定の温度，圧力及び
単位体積当りの酸素量の下でのプラズマアツシングによ
つて、前記絶縁膜上の残余フオトレジストを除去すると
同時に前記露出された導電層の上面に酸化膜を形成する
工程と、前記導電層の上面に他の導電層を形成する前に
前記酸化膜を除去する工程とを具備することを特徴とす
る。ここで、前記導電層がアルミニウムである。また、
前記プラズマアツシングが、酸素雰囲気で前記基板を２
５０℃〜３５０℃に過熱し、反応室内圧力を４〜５Torr
として実施される。また、前記酸化膜が３０Å〜８０Å
厚さのアルミニウム酸化膜である。また、前記酸化膜を
除去する工程がアルゴンスパツタリング蝕刻によつて実
施される。
【００１０】
【実施例】以下、本発明の一実施例を添付の図面を参照
して詳細に説明する。
して詳細に説明する。
【００１１】図３，図４は本実施例の半導体素子の製造
工程を示す図である。上記図３において、フィールド酸
化膜（２１）が形成された第１導電型の半導体基板（１
９）の上面に、第１絶縁膜（２３），第１導電層（２
５），第２絶縁膜（２７），第２導電層（２１）および
第３絶縁膜（３１）が順次積層される。その後に、写真
蝕刻工程によつてパターンを形成した後に、所定領域の
上記第３絶縁膜（３１）を上記第２導電層（２９）の表
面が露出されるまで蝕刻して、接触孔（３３）を形成す
る。ここで、上記第１導電層（２５）はビツトラインで
あり、第２導電層（２９）は１％程度のシリコンと０．
５％程度の銅が含有されたアルミニウム配線である。上
記接触孔（１５）を通じて第２導電層で成された配線と
他の配線とが接触する。
工程を示す図である。上記図３において、フィールド酸
化膜（２１）が形成された第１導電型の半導体基板（１
９）の上面に、第１絶縁膜（２３），第１導電層（２
５），第２絶縁膜（２７），第２導電層（２１）および
第３絶縁膜（３１）が順次積層される。その後に、写真
蝕刻工程によつてパターンを形成した後に、所定領域の
上記第３絶縁膜（３１）を上記第２導電層（２９）の表
面が露出されるまで蝕刻して、接触孔（３３）を形成す
る。ここで、上記第１導電層（２５）はビツトラインで
あり、第２導電層（２９）は１％程度のシリコンと０．
５％程度の銅が含有されたアルミニウム配線である。上
記接触孔（１５）を通じて第２導電層で成された配線と
他の配線とが接触する。
【００１２】次に、上記第３絶縁膜（３１）の上面に残
留するフオトレジスト（図面には図示されていない）を
除去するために酸素プラズマアツシングを実施する。こ
のとき、酸素ガスは５００SCCM（Standard Cubic Centi
meter ）、反応室内の圧力は４〜５Torr、 基板の温度は
２５０℃〜３５０℃の条件でこの工程を実施する。その
結果、フオトレジストが除去されると同時に、上記接触
孔（３３）によつて露出された配線の表面が酸化され
て、３０Å〜８０Å厚さのアルミニウム酸化膜（Al2O3)
（３５）が形成される。上記アルミニウム酸化膜（３
５）は絶縁膜であつて、後続するフオトレジストの除去
工程、即ち有機溶剤に浸し水で濯ぐ等の過程で、配線と
有機溶剤および水の反応を遮断する役割をする。その結
果、プラズマアツシング中に配線は何等の損傷なしに保
護される。
留するフオトレジスト（図面には図示されていない）を
除去するために酸素プラズマアツシングを実施する。こ
のとき、酸素ガスは５００SCCM（Standard Cubic Centi
meter ）、反応室内の圧力は４〜５Torr、 基板の温度は
２５０℃〜３５０℃の条件でこの工程を実施する。その
結果、フオトレジストが除去されると同時に、上記接触
孔（３３）によつて露出された配線の表面が酸化され
て、３０Å〜８０Å厚さのアルミニウム酸化膜（Al2O3)
（３５）が形成される。上記アルミニウム酸化膜（３
５）は絶縁膜であつて、後続するフオトレジストの除去
工程、即ち有機溶剤に浸し水で濯ぐ等の過程で、配線と
有機溶剤および水の反応を遮断する役割をする。その結
果、プラズマアツシング中に配線は何等の損傷なしに保
護される。
【００１３】上記のような工程で残留するフオトレジス
トを完全に除去した後に、下層の配線と上層の配線との
低抵抗接触のために、上記アルミニウム酸化膜（３５）
を通常のアルゴン（Ar）スパツタリング蝕刻によつて除
去して、その後に、図４のように銅が添加されたアルミ
ニウムからなる第３導電層を蒸着してパターン形成し、
上層の配線（３７）を形成する。このとき、上記下層の
配線が全く損傷していないことにより、第３導電層は優
秀な段差被覆性をもつ。これにより、下層の配線と上層
の配線との接触面積が極大化されることによつて、低抵
抗接触を達成することができる。
トを完全に除去した後に、下層の配線と上層の配線との
低抵抗接触のために、上記アルミニウム酸化膜（３５）
を通常のアルゴン（Ar）スパツタリング蝕刻によつて除
去して、その後に、図４のように銅が添加されたアルミ
ニウムからなる第３導電層を蒸着してパターン形成し、
上層の配線（３７）を形成する。このとき、上記下層の
配線が全く損傷していないことにより、第３導電層は優
秀な段差被覆性をもつ。これにより、下層の配線と上層
の配線との接触面積が極大化されることによつて、低抵
抗接触を達成することができる。
【００１４】上述のように、本実施例によれば、半導体
素子の多層配線の形成方法におけるフオトレジストアツ
シング工程で、フオトレジストを除去すると同時に接触
孔によつて露出された下層の配線の上面に酸化膜からな
つた保護膜を形成した。それにより、後続される工程で
有機溶剤および水との化学反応によつて配線の表面が損
傷されることを防止することによつて、多層金属の配線
構造で段差被覆性が優秀な上層の配線を形成することが
できる。
素子の多層配線の形成方法におけるフオトレジストアツ
シング工程で、フオトレジストを除去すると同時に接触
孔によつて露出された下層の配線の上面に酸化膜からな
つた保護膜を形成した。それにより、後続される工程で
有機溶剤および水との化学反応によつて配線の表面が損
傷されることを防止することによつて、多層金属の配線
構造で段差被覆性が優秀な上層の配線を形成することが
できる。
【００１５】尚、本実施例では、２つの導電層の接続の
行程のみを取り出して説明したが、実際の半導体素子の
製造ではこれら行程がトランジスタの形成等と組み合わ
されて、半導体素子の製造に最適な行程が決定される。
行程のみを取り出して説明したが、実際の半導体素子の
製造ではこれら行程がトランジスタの形成等と組み合わ
されて、半導体素子の製造に最適な行程が決定される。
【００１６】
【発明の効果】本発明により、フオトレジストの除去工
程時に露出される配線の損傷を防止する半導体素子の多
層配線の形成方法を提供できる。その結果、最小限の接
触抵抗で２つの配線層が接続され、２つの配線層間の電
極特性が大幅改善される効果がある。したがつて、信頼
性が向上した高集積・高速の半導体集積回路を得ること
ができる効果がある。
程時に露出される配線の損傷を防止する半導体素子の多
層配線の形成方法を提供できる。その結果、最小限の接
触抵抗で２つの配線層が接続され、２つの配線層間の電
極特性が大幅改善される効果がある。したがつて、信頼
性が向上した高集積・高速の半導体集積回路を得ること
ができる効果がある。
【図１】，
【図２】従来の半導体素子の多層配線の形成工程を示す
図である。
図である。
【図３】，
【図４】本実施例の半導体素子の多層配線の形成工程を
示す図である。
示す図である。
１９…半導体基板、２１…フイールド酸化膜、２３…第
１絶縁膜、２５…第１導電層、２７…第２絶縁膜、２９
…第２導電層（下層の配線）、３１…第３絶縁膜、３３
…接触孔、３５…アルミニウム酸化膜、３７…上層の配
線
１絶縁膜、２５…第１導電層、２７…第２絶縁膜、２９
…第２導電層（下層の配線）、３１…第３絶縁膜、３３
…接触孔、３５…アルミニウム酸化膜、３７…上層の配
線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3205
Claims (5)
- 【請求項１】 第１導電型の半導体基板と、該基板の上
面に形成される複数の絶縁膜と複数の導電層とを具備す
る半導体素子の多層配線の形成方法であつて、 所定の導電層の上面に形成される絶縁膜の所定領域を前
記導電層の表面が露出されるまで写真蝕刻工程によつて
蝕刻して、接触孔を形成した後に、所定の温度，圧力及
び単位体積当りの酸素量の下でのプラズマアツシングに
よつて、前記絶縁膜上の残余フオトレジストを除去する
と同時に前記露出された導電層の上面に酸化膜を形成す
る工程と、 前記導電層の上面に他の導電層を形成する前に前記酸化
膜を除去する工程とを具備することを特徴とする半導体
素子の多層配線の形成方法。 - 【請求項２】 前記導電層がアルミニウムであることを
特徴とする請求項１記載の半導体素子の多層配線の形成
方法。 - 【請求項３】 前記プラズマアツシングが、酸素雰囲気
で前記基板を２５０℃〜３５０℃に過熱し、反応室内圧
力を４〜５Torrとして実施されることを特徴とする請求
項２記載の半導体素子の多層配線の形成方法。 - 【請求項４】 前記酸化膜が３０Å〜８０Å厚さのアル
ミニウム酸化膜であることを特徴とする請求項２記載の
半導体素子の多層配線の形成方法。 - 【請求項５】 前記酸化膜を除去する工程がアルゴンス
パツタリング蝕刻によつて実施されることを特徴とする
請求項１記載の半導体素子の多層配線の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR6024/1991 | 1991-04-15 | ||
| KR1019910006024A KR940003566B1 (ko) | 1991-04-15 | 1991-04-15 | 반도체 장치의 다층배선의 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590417A true JPH0590417A (ja) | 1993-04-09 |
Family
ID=19313297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3202753A Pending JPH0590417A (ja) | 1991-04-15 | 1991-08-13 | 半導体素子の多層配線の形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5252177A (ja) |
| JP (1) | JPH0590417A (ja) |
| KR (1) | KR940003566B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6436747B1 (en) | 1999-04-21 | 2002-08-20 | Matsushita Electtric Industrial Co., Ltd. | Method of fabricating semiconductor device |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100193100B1 (ko) * | 1995-02-02 | 1999-06-15 | 모리시다 요이치 | 반도체장치 및 그 제조방법 |
| KR0165813B1 (ko) * | 1995-04-12 | 1999-02-01 | 문정환 | 접속홀의 플러그 형성 방법 |
| JP3916284B2 (ja) * | 1997-02-28 | 2007-05-16 | 東京応化工業株式会社 | 多層配線構造の形成方法 |
| KR100464395B1 (ko) * | 1997-10-13 | 2005-02-28 | 삼성전자주식회사 | 반도체소자의비아홀형성방법 |
| JP2000077410A (ja) | 1998-08-27 | 2000-03-14 | Tokyo Ohka Kogyo Co Ltd | 多層配線構造の形成方法 |
| CN104282567B (zh) * | 2013-07-05 | 2017-05-03 | 上海和辉光电有限公司 | 制造igzo层和tft的方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62165330A (ja) * | 1986-01-16 | 1987-07-21 | Hitachi Ltd | 有機ホトレジスト膜の除去方法 |
| JPS63276225A (ja) * | 1987-05-08 | 1988-11-14 | Tokyo Electron Ltd | アッシング装置 |
| JPH0234928A (ja) * | 1988-07-25 | 1990-02-05 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH0382127A (ja) * | 1989-08-25 | 1991-04-08 | Sony Corp | 金属膜の選択的形成方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63258021A (ja) * | 1987-04-16 | 1988-10-25 | Toshiba Corp | 接続孔の形成方法 |
-
1991
- 1991-04-15 KR KR1019910006024A patent/KR940003566B1/ko not_active IP Right Cessation
- 1991-07-29 US US07/736,772 patent/US5252177A/en not_active Expired - Lifetime
- 1991-08-13 JP JP3202753A patent/JPH0590417A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62165330A (ja) * | 1986-01-16 | 1987-07-21 | Hitachi Ltd | 有機ホトレジスト膜の除去方法 |
| JPS63276225A (ja) * | 1987-05-08 | 1988-11-14 | Tokyo Electron Ltd | アッシング装置 |
| JPH0234928A (ja) * | 1988-07-25 | 1990-02-05 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH0382127A (ja) * | 1989-08-25 | 1991-04-08 | Sony Corp | 金属膜の選択的形成方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6436747B1 (en) | 1999-04-21 | 2002-08-20 | Matsushita Electtric Industrial Co., Ltd. | Method of fabricating semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5252177A (en) | 1993-10-12 |
| KR920020681A (ko) | 1992-11-21 |
| KR940003566B1 (ko) | 1994-04-23 |
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