JPH0582743A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPH0582743A JPH0582743A JP3241354A JP24135491A JPH0582743A JP H0582743 A JPH0582743 A JP H0582743A JP 3241354 A JP3241354 A JP 3241354A JP 24135491 A JP24135491 A JP 24135491A JP H0582743 A JPH0582743 A JP H0582743A
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- JP
- Japan
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- film
- well
- insulating film
- pattern
- mask
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- Pending
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- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ウェルプロファイルを容易に設定しうる半導
体素子の製造方法の提供。 【構成】 半導体基板上に酸化膜（１０２）を形成して
その上にレジストパターン（１０３）を形成し、それを
マスクとして第１の不純物を注入する。更にその上に絶
縁膜（１０５）を形成した後、レジストパターン（１０
３）を除去することにより形成される絶縁膜のパターン
（１０５）をマスクとして第２の不純物を注入する。
体素子の製造方法の提供。 【構成】 半導体基板上に酸化膜（１０２）を形成して
その上にレジストパターン（１０３）を形成し、それを
マスクとして第１の不純物を注入する。更にその上に絶
縁膜（１０５）を形成した後、レジストパターン（１０
３）を除去することにより形成される絶縁膜のパターン
（１０５）をマスクとして第２の不純物を注入する。
Description
【０００１】
【産業上の利用分野】この発明は半導体素子の製造方
法、特にＣＭＯＳ構造のウェル形成に関するものであ
る。
法、特にＣＭＯＳ構造のウェル形成に関するものであ
る。
【０００２】
【従来の技術】従来、ＣＭＯＳ構造のウェル形成法とし
て選択酸化法を用いたセルフアライン法があり、図２
（ａ）〜（ｃ）はその製造方法を示す断面フローであ
る。
て選択酸化法を用いたセルフアライン法があり、図２
（ａ）〜（ｃ）はその製造方法を示す断面フローであ
る。
【０００３】図２（ａ）において、シリコン基板（２０
１）上に酸化膜（２０２）窒化膜（２０３）を成長し、
パターンを形成後、窒化膜をマスクとしてＰ型不純物イ
オン（２０４）を注入する。その後図２（ｂ）に示すよ
うに熱処理を行うが、その際酸化雰囲気とすることによ
り、窒化膜のないＰ型不純物イオンの注入された領域
に、酸化膜（２０２）を成長させ窒化膜を除去後この酸
化膜をマスクとしてＮ型不純物イオン（２０６）を注入
する。
１）上に酸化膜（２０２）窒化膜（２０３）を成長し、
パターンを形成後、窒化膜をマスクとしてＰ型不純物イ
オン（２０４）を注入する。その後図２（ｂ）に示すよ
うに熱処理を行うが、その際酸化雰囲気とすることによ
り、窒化膜のないＰ型不純物イオンの注入された領域
に、酸化膜（２０２）を成長させ窒化膜を除去後この酸
化膜をマスクとしてＮ型不純物イオン（２０６）を注入
する。
【０００４】さらに図２（ｃ）に示すように、熱処理を
行うことによりＰウェル（２０５）とＮウェル（２０
７）が形成される。
行うことによりＰウェル（２０５）とＮウェル（２０
７）が形成される。
【０００５】
【発明が解決しようとする課題】しかしながら、以上述
べた従来の方法では、ホトリソグラフィ工程が一度です
む反面、二度目のインプランテーション工程では基板上
に成長させる酸化膜をマスクとして使用するため、阻止
能を十分に確保しようとすれば膜厚を厚くせざるを得
ず、熱処理の温度は高温に、時間は長くなってしまう。
そのため工程が長くなるだけでなく、一度目のインプラ
ンテーションで注入された不純物は再分布をおこしてし
まい、ウェルプロファイルの設定が困難になる。また基
板上には深い段差が形成されるため、後の工程、特にホ
トリソグラフィー工程での寸法制御が困難になる、など
の問題がある。
べた従来の方法では、ホトリソグラフィ工程が一度です
む反面、二度目のインプランテーション工程では基板上
に成長させる酸化膜をマスクとして使用するため、阻止
能を十分に確保しようとすれば膜厚を厚くせざるを得
ず、熱処理の温度は高温に、時間は長くなってしまう。
そのため工程が長くなるだけでなく、一度目のインプラ
ンテーションで注入された不純物は再分布をおこしてし
まい、ウェルプロファイルの設定が困難になる。また基
板上には深い段差が形成されるため、後の工程、特にホ
トリソグラフィー工程での寸法制御が困難になる、など
の問題がある。
【０００６】この酸化膜を薄く形成した場合は、二度目
のインプラは低エネルギーでしか行えなくなる。そのた
め、基板中深くにピークをもつリトログレードウェルな
どのウェルプロファイルの形成は全く不可能になるとい
う問題がある。
のインプラは低エネルギーでしか行えなくなる。そのた
め、基板中深くにピークをもつリトログレードウェルな
どのウェルプロファイルの形成は全く不可能になるとい
う問題がある。
【０００７】この発明は、以上述べた従来技術における
問題すなわち処理の時間が長時間化、ウェルプロファイ
ルの設定の困難性、および高エネルギーインプランテー
ションの不可能性の問題点を除去し簡単な処理において
ウェルプロファイルの設定を容易に行える優れた半導体
素子の製造方法を提供することを目的とする。
問題すなわち処理の時間が長時間化、ウェルプロファイ
ルの設定の困難性、および高エネルギーインプランテー
ションの不可能性の問題点を除去し簡単な処理において
ウェルプロファイルの設定を容易に行える優れた半導体
素子の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】この発明はウェルセルフ
アライン工程において、低温スパッタ法を用いることに
より、レジストパターンを形成した上から絶縁膜を生成
し、その後レジストパターンを剥離することにより所望
のパターンを得るようにしたものである。
アライン工程において、低温スパッタ法を用いることに
より、レジストパターンを形成した上から絶縁膜を生成
し、その後レジストパターンを剥離することにより所望
のパターンを得るようにしたものである。
【０００９】
【作用】絶縁膜を低温スパッタで形成するため膜厚の制
御は容易であり、しかも前に注入された不純物の再分布
は生じず、基板表面の段差は残らない。
御は容易であり、しかも前に注入された不純物の再分布
は生じず、基板表面の段差は残らない。
【００１０】
【実施例】図１（ａ）〜（ｄ）は本発明の方法の一実施
例を示す工程図である。
例を示す工程図である。
【００１１】図１（ａ）において、シリコン基板１０１
上に酸化膜１０２を数百Å成長させ、レジスト１０３を
塗布し、ホトリソグラフ技術により所望のパターンを得
た後、Ｐ型不純物１０４例えばボロンを注入する。
上に酸化膜１０２を数百Å成長させ、レジスト１０３を
塗布し、ホトリソグラフ技術により所望のパターンを得
た後、Ｐ型不純物１０４例えばボロンを注入する。
【００１２】その後図１（ｂ）に示すように、低温スパ
ッタ技術により絶縁膜１０５を堆積する。
ッタ技術により絶縁膜１０５を堆積する。
【００１３】しかる後に図１（ｃ）に示すように、レジ
ストを剥離することによりその上の絶縁膜１０５を同時
に除去して逆のパターンを得ることが可能となり絶縁膜
をマスクとしてＮ型不純物１０６、たとえばリンを注入
する。
ストを剥離することによりその上の絶縁膜１０５を同時
に除去して逆のパターンを得ることが可能となり絶縁膜
をマスクとしてＮ型不純物１０６、たとえばリンを注入
する。
【００１４】その後図１（ｄ）に示すように熱処理をお
こなうことにより不純物の活性化および拡散させ、Ｐウ
ェル１０７ Ｎウェル１０８を得る。この時熱処理に酸
素雰囲気を一部取りいれることにより、図１（ｄ）に示
すような段差が形成され、後のホトリソグラフ時の合せ
が行ない易くなる。
こなうことにより不純物の活性化および拡散させ、Ｐウ
ェル１０７ Ｎウェル１０８を得る。この時熱処理に酸
素雰囲気を一部取りいれることにより、図１（ｄ）に示
すような段差が形成され、後のホトリソグラフ時の合せ
が行ない易くなる。
【００１５】この例では、最初にＰ型、つぎにＮ型の順
で注入を行っているが、もちろん逆の場合でも何ら問題
はない。
で注入を行っているが、もちろん逆の場合でも何ら問題
はない。
【００１６】次に高エネルギーイオン注入を用いた場合
には、最初の注入時のマスク材はレジストであり、必要
な阻止能を得るための厚さは容易に得ることができる。
次のマスク材は低温スパッタで得られた絶縁膜であるた
め、熱酸化膜の場合と異なり、厚膜も比較的容易に得ら
れるだけでなく、最初に注入された不純物の再分布は起
らず更に基板表面へも段差を残すことはない。これによ
りＮウェル／Ｐウェルどちらの不純物分布も高エネルギ
ーイオン注入を用いて基板深くへピークをもつリトログ
レードウェルの形成も可能となる。例えばリンを１Ｍｅ
Ｖのエネルギーで注入する場合、シリコン基板中には約
１．１μｍへピークができ、その時に必要なマスク材の
膜厚は、レジストの場合は約２μｍ以上、酸化膜の場合
は約１．３μｍ以上、窒化膜の場合は約１．０μｍ以上
必要となる。
には、最初の注入時のマスク材はレジストであり、必要
な阻止能を得るための厚さは容易に得ることができる。
次のマスク材は低温スパッタで得られた絶縁膜であるた
め、熱酸化膜の場合と異なり、厚膜も比較的容易に得ら
れるだけでなく、最初に注入された不純物の再分布は起
らず更に基板表面へも段差を残すことはない。これによ
りＮウェル／Ｐウェルどちらの不純物分布も高エネルギ
ーイオン注入を用いて基板深くへピークをもつリトログ
レードウェルの形成も可能となる。例えばリンを１Ｍｅ
Ｖのエネルギーで注入する場合、シリコン基板中には約
１．１μｍへピークができ、その時に必要なマスク材の
膜厚は、レジストの場合は約２μｍ以上、酸化膜の場合
は約１．３μｍ以上、窒化膜の場合は約１．０μｍ以上
必要となる。
【００１７】
【発明の効果】以上、詳細に説明したようにウェルセル
フアライン法において低温スパッタ法を用いてパターン
形成を行うようにしたので、従来の方法と比較して工程
が短時間になるだけでなく、ウェルプロファイルの設定
がおこないやすくなる。更に従来の方法では不可能であ
った高エネルギーイオン注入の採用も可能となるため、
基板深くに濃度のピークをもつリトログレードウェルの
形成も容易に行えるようになる。
フアライン法において低温スパッタ法を用いてパターン
形成を行うようにしたので、従来の方法と比較して工程
が短時間になるだけでなく、ウェルプロファイルの設定
がおこないやすくなる。更に従来の方法では不可能であ
った高エネルギーイオン注入の採用も可能となるため、
基板深くに濃度のピークをもつリトログレードウェルの
形成も容易に行えるようになる。
【図１】本発明の一実施例を示す工程図である。
【図２】従来の方法を示す工程図である。
１０１ シリコン基板 １０２ 酸化膜 １０３ レジスト １０４ Ｐ型不純物 １０５ 絶縁膜 １０６ Ｎ型不純物 １０７ Ｐウェル １０８ Ｎウェル
Claims (3)
- 【請求項１】 半導体基板上に酸化膜を形成する工程
と、その上にレジストパターンを選択的に形成する工程
と、このレジストパターンをマスクとして第一の不純物
を注入する工程と、その後に絶縁膜を低温スパッタ法に
よって堆積した後、上記レジストパターンを剥離し上記
絶縁膜をパターン化する工程と、上記絶縁膜パターンを
マスクとして第２の不純物を注入する工程を特徴とする
半導体素子の製造方法。 - 【請求項２】 前記レジストが３μｍ以上の膜厚を有
し、かつ、前記第１不純物の注入エネルギーが１ＭｅＶ
であることを特徴とする請求項１の製造方法。 - 【請求項３】 前記絶縁膜が１μｍ以上の膜厚を有し、
かつ、前記第２不純物の注入エネルギーが１ＭｅＶであ
ることを特徴とする請求項１もしくは２の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241354A JPH0582743A (ja) | 1991-09-20 | 1991-09-20 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241354A JPH0582743A (ja) | 1991-09-20 | 1991-09-20 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0582743A true JPH0582743A (ja) | 1993-04-02 |
Family
ID=17073051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3241354A Pending JPH0582743A (ja) | 1991-09-20 | 1991-09-20 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0582743A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008294148A (ja) * | 2007-05-23 | 2008-12-04 | Toshiba Corp | 半導体装置の製造方法 |
-
1991
- 1991-09-20 JP JP3241354A patent/JPH0582743A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008294148A (ja) * | 2007-05-23 | 2008-12-04 | Toshiba Corp | 半導体装置の製造方法 |
| US7709363B2 (en) | 2007-05-23 | 2010-05-04 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device |
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