JPH0575313A - 混成集積回路装置 - Google Patents
混成集積回路装置Info
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- JPH0575313A JPH0575313A JP3231678A JP23167891A JPH0575313A JP H0575313 A JPH0575313 A JP H0575313A JP 3231678 A JP3231678 A JP 3231678A JP 23167891 A JP23167891 A JP 23167891A JP H0575313 A JPH0575313 A JP H0575313A
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- circuit device
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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Abstract
(57)【要約】 （修正有）
【目的】 接続用金属細線の長さを短くしインダクタン
スの影響を少なくして、高周波特性に優れかつ小型化に
適した混成集積回路装置を提供すること。 【構成】 表面にマイクロ波ストリップライン（７）と
第３金属化層（５）とが形成され、裏面に第１金属化層
（６）が形成された第１の誘電体基板（２）と、表面が
第１の誘電体基板（２）の表面に密接し、裏面に第２金
属化層（４）が形成された第２の誘電体基板（３）と、
表面がマイクロ波ストリップライン（７）及び第３金属
化層（５）の表面と略同一面となるよう、裏面を第１の
誘電体基板（２）に形成された穴部に載置した半導体素
子（９）と、半導体装置の電極とマイクロ波ストリップ
ライン（７）及び第３金属化層（５）とを略同一面上で
接続する金属細線（８）とを設けた。
スの影響を少なくして、高周波特性に優れかつ小型化に
適した混成集積回路装置を提供すること。 【構成】 表面にマイクロ波ストリップライン（７）と
第３金属化層（５）とが形成され、裏面に第１金属化層
（６）が形成された第１の誘電体基板（２）と、表面が
第１の誘電体基板（２）の表面に密接し、裏面に第２金
属化層（４）が形成された第２の誘電体基板（３）と、
表面がマイクロ波ストリップライン（７）及び第３金属
化層（５）の表面と略同一面となるよう、裏面を第１の
誘電体基板（２）に形成された穴部に載置した半導体素
子（９）と、半導体装置の電極とマイクロ波ストリップ
ライン（７）及び第３金属化層（５）とを略同一面上で
接続する金属細線（８）とを設けた。
Description
【０００１】
【産業上の利用分野】本発明は混成集積回路装置に係
り、特に高周波特性が良好でかつ高密度実装に適した混
成集積回路装置に関する。
り、特に高周波特性が良好でかつ高密度実装に適した混
成集積回路装置に関する。
【０００２】
【従来の技術】従来のこの種の装置は、例えば特開平２
−１３５８０２号公報に開示されているものが知られて
いる。図３は上述の公報に開示された混成集積回路装置
を示す斜視図である。
−１３５８０２号公報に開示されているものが知られて
いる。図３は上述の公報に開示された混成集積回路装置
を示す斜視図である。
【０００３】第１の誘電体基板１０の表面にはマイクロ
波ストリップライン５０ａ，５０ｂ，５０ｃが形成さ
れ、裏面には第１の裏面金属化層３０が形成されてい
る。第１の誘電体基板１０には第２の誘電体基板２０が
表面同志が密着するように積層されており、その裏面に
は第２の裏面金属化層４０が形成されている。
波ストリップライン５０ａ，５０ｂ，５０ｃが形成さ
れ、裏面には第１の裏面金属化層３０が形成されてい
る。第１の誘電体基板１０には第２の誘電体基板２０が
表面同志が密着するように積層されており、その裏面に
は第２の裏面金属化層４０が形成されている。
【０００４】第２の誘電体基板２０の所定部分には部品
を搭載して接続するための穴部が形成され、この穴部を
介してストリップライン５０ａ，５０ｂ間又はストリッ
プライン５０ｂと第２の裏面金属化層４０とを図示しな
い半田で接合するチップコンデンサー６０ａ，６０ｂが
搭載される。
を搭載して接続するための穴部が形成され、この穴部を
介してストリップライン５０ａ，５０ｂ間又はストリッ
プライン５０ｂと第２の裏面金属化層４０とを図示しな
い半田で接合するチップコンデンサー６０ａ，６０ｂが
搭載される。
【０００５】また、別の穴部にはストリップライン５０
ｃ上に半田で接合された半導体素子７０が搭載される。
そしてこの半導体素子７０上の図示しない電極と第２の
裏面金属化層４０とは金属細線８０により接続されてい
る。
ｃ上に半田で接合された半導体素子７０が搭載される。
そしてこの半導体素子７０上の図示しない電極と第２の
裏面金属化層４０とは金属細線８０により接続されてい
る。
【０００６】更に誘電体基板１０，２０の側面には第１
の裏面金属化層３０と第２の裏面金属化層４０とを電気
的に接続する側面金属化層９０ａ，９０ｂが形成されて
いる。
の裏面金属化層３０と第２の裏面金属化層４０とを電気
的に接続する側面金属化層９０ａ，９０ｂが形成されて
いる。
【０００７】このように従来の混成集積回路装置ではマ
イクロ波ストリップライン５０ａ，５０ｂ，５０ｃをグ
ランド層を形成する第１及び第２の裏面金属化層３０，
４０で両側から挟み込む構造を採用している。これによ
りシールド効果を高め、外部からの電磁波の影響やスト
リップライン間の相互干渉を軽減するようにしている。
イクロ波ストリップライン５０ａ，５０ｂ，５０ｃをグ
ランド層を形成する第１及び第２の裏面金属化層３０，
４０で両側から挟み込む構造を採用している。これによ
りシールド効果を高め、外部からの電磁波の影響やスト
リップライン間の相互干渉を軽減するようにしている。
【０００８】又第２の誘電体基板２０の所望部分に穴部
を形成し、チップコンデンサー６０ａ，６０ｂ、半導体
素子７０を搭載し、チップコンデンサー６０ｂの一部電
極をグランド層となる第２の金属化層４０と接続し、半
導体素子７０のグランド用電極を金属細線８０を介して
グランド層となる第２の裏面金属化層４０へ接続するよ
うにして、ビアホール（Ｖｉａ Ｈｏｌｅ）によるイン
ダクタンスの悪影響を防止している。
を形成し、チップコンデンサー６０ａ，６０ｂ、半導体
素子７０を搭載し、チップコンデンサー６０ｂの一部電
極をグランド層となる第２の金属化層４０と接続し、半
導体素子７０のグランド用電極を金属細線８０を介して
グランド層となる第２の裏面金属化層４０へ接続するよ
うにして、ビアホール（Ｖｉａ Ｈｏｌｅ）によるイン
ダクタンスの悪影響を防止している。
【０００９】
【発明が解決しようとする課題】しかし上述した従来の
混成集積回路装置では、半導体素子の表面とグランド層
となる第２の裏面金属化層との間及び半導体素子表面と
マイクロ波ストリップラインの接続表面との間に段差が
存在した。
混成集積回路装置では、半導体素子の表面とグランド層
となる第２の裏面金属化層との間及び半導体素子表面と
マイクロ波ストリップラインの接続表面との間に段差が
存在した。
【００１０】従ってこれらの間を金属細線により接続し
た場合金属細線が長くなり、これに伴いインダクタンス
が増加してその影響が大きくなるという問題点があっ
た。
た場合金属細線が長くなり、これに伴いインダクタンス
が増加してその影響が大きくなるという問題点があっ
た。
【００１１】本発明は上述した問題点を解消するために
なされたもので、接続用金属細線の長さを短くしインダ
クタンスの影響を少なくして高周波特性が優れかつ小型
化に適した混成集積回路装置を提供することを目的とす
る。
なされたもので、接続用金属細線の長さを短くしインダ
クタンスの影響を少なくして高周波特性が優れかつ小型
化に適した混成集積回路装置を提供することを目的とす
る。
【００１２】
【課題を解決するための手段】本発明の混成集積回路装
置は、表面にマイクロ波ストリップラインと第３金属化
層とが形成され、裏面に第１金属化層が形成された第１
の誘電体基板と、表面が前記第１の誘電体基板の表面に
密接し、裏面に第２金属化層が形成された第２の誘電体
基板と、表面が前記マイクロ波ストリップライン及び前
記第３金属化層の表面と略同一面となるよう、裏面を前
記第１の誘電体基板に形成された穴部に載置した半導体
素子と、前記半導体装置の電極と前記マイクロ波ストリ
ップライン及び前記第３金属化層とを略同一面上で接続
する金属細線とを設けたものである。
置は、表面にマイクロ波ストリップラインと第３金属化
層とが形成され、裏面に第１金属化層が形成された第１
の誘電体基板と、表面が前記第１の誘電体基板の表面に
密接し、裏面に第２金属化層が形成された第２の誘電体
基板と、表面が前記マイクロ波ストリップライン及び前
記第３金属化層の表面と略同一面となるよう、裏面を前
記第１の誘電体基板に形成された穴部に載置した半導体
素子と、前記半導体装置の電極と前記マイクロ波ストリ
ップライン及び前記第３金属化層とを略同一面上で接続
する金属細線とを設けたものである。
【００１３】
【作用】本発明では第１の誘電体基板表面に、載置され
る半導体素子の厚みと略同一の深さを有する開口部を設
けて、この開口部内に半導体素子を載置している。従っ
てこの半導体素子の電極面は第１の誘電体基板の表面と
略同一面となる。
る半導体素子の厚みと略同一の深さを有する開口部を設
けて、この開口部内に半導体素子を載置している。従っ
てこの半導体素子の電極面は第１の誘電体基板の表面と
略同一面となる。
【００１４】そこで、第１の誘電体基板上に形成されて
いるストリップラインや第３の金属化層と半導体素子の
電極とを金属細線により接続した場合、この金属細線自
身も略同一面上で接続されることになる。これにより金
属細線の長さを最小限にすることができるためインダク
タンスが減りその影響を小さくすることができるのであ
る。
いるストリップラインや第３の金属化層と半導体素子の
電極とを金属細線により接続した場合、この金属細線自
身も略同一面上で接続されることになる。これにより金
属細線の長さを最小限にすることができるためインダク
タンスが減りその影響を小さくすることができるのであ
る。
【００１５】
【実施例】以下本発明の実施例を図１及び図２に基づい
て詳細に説明する。図１は本発明の１実施例に係る混成
集積回路装置の斜視図を示したものである。
て詳細に説明する。図１は本発明の１実施例に係る混成
集積回路装置の斜視図を示したものである。
【００１６】第１の誘電体基板２と、第２の誘電体基板
３とがその表面同志を密着させて積層構造を形成してい
る。第１の誘電体基板の裏面及び第２の誘電体基板３の
裏面にはそれぞれ第１及び第２の金属化層６，４が形成
されている。
３とがその表面同志を密着させて積層構造を形成してい
る。第１の誘電体基板の裏面及び第２の誘電体基板３の
裏面にはそれぞれ第１及び第２の金属化層６，４が形成
されている。
【００１７】これらの第１及び第２の金属化層６，４は
グランド層として用いられ、図示しない接続手段により
相互接続される。
グランド層として用いられ、図示しない接続手段により
相互接続される。
【００１８】第１の誘電体基板の表面にはマイクロ波ス
トリップライン７ａ，７ｂが形成されると共に、第３の
金属化層５ａ及び５ｂがマイクロ波ストリップライン７
ａ，７ｂの形成部分以外の部分に形成されている。この
第３の金属化層５ａ，５ｂも第１及び第２の金属化層
６，４と同様に第グランド層として用いられ、図示しな
い結合手段により第１及び第２の金属化層６，４と相互
接続される。
トリップライン７ａ，７ｂが形成されると共に、第３の
金属化層５ａ及び５ｂがマイクロ波ストリップライン７
ａ，７ｂの形成部分以外の部分に形成されている。この
第３の金属化層５ａ，５ｂも第１及び第２の金属化層
６，４と同様に第グランド層として用いられ、図示しな
い結合手段により第１及び第２の金属化層６，４と相互
接続される。
【００１９】第１の誘電体基板の所望部分には開口部が
設けられ、この開口部の深さは搭載される半導体素子９
の厚さと略同一となるように形成する。従って、半導体
素子９がこの開口部に搭載された場合、その表面はマイ
クロ波ストリップライン７ａ，７ｂ及び第３の金属化層
５ａ，５ｂと略同一面となる。
設けられ、この開口部の深さは搭載される半導体素子９
の厚さと略同一となるように形成する。従って、半導体
素子９がこの開口部に搭載された場合、その表面はマイ
クロ波ストリップライン７ａ，７ｂ及び第３の金属化層
５ａ，５ｂと略同一面となる。
【００２０】半導体素子９の表面に設けられた図示しな
い電極とマイクロ波ストリップライン７ａ，７ｂ及び第
３の金属化層５ａ，５ｂとは金属細線８により所望の箇
所が接続される。この結果、接続用の金属細線８は最短
距離で略同一面上になるように接続されるため、インダ
クタンスが最小となり高周波におけるインダクタンスの
影響を低減することができる。
い電極とマイクロ波ストリップライン７ａ，７ｂ及び第
３の金属化層５ａ，５ｂとは金属細線８により所望の箇
所が接続される。この結果、接続用の金属細線８は最短
距離で略同一面上になるように接続されるため、インダ
クタンスが最小となり高周波におけるインダクタンスの
影響を低減することができる。
【００２１】図２は本発明の他の実施例を示す斜視図
で、グランド層として設けられた第３の金属化層５ａ，
５ｂを第１及び第２の誘電体基板２，３の所定部分に設
けたビアホール１０ａ，１０ｂ，１０ｃにより第１及び
第２の金属化層６，４と相互接続してグランド層を形成
したものである。
で、グランド層として設けられた第３の金属化層５ａ，
５ｂを第１及び第２の誘電体基板２，３の所定部分に設
けたビアホール１０ａ，１０ｂ，１０ｃにより第１及び
第２の金属化層６，４と相互接続してグランド層を形成
したものである。
【００２２】このように金属化層同志をビアホールによ
り適宜接続することにより誘電体基板の面積が大きい場
合に高周波に対するシールド効果が充分でなかった欠点
を補うことができる。
り適宜接続することにより誘電体基板の面積が大きい場
合に高周波に対するシールド効果が充分でなかった欠点
を補うことができる。
【００２３】さらに図２に示す実施例では第２の誘電体
基板３の開口部を覆うように金属製の蓋１を設けてい
る。この金属製の蓋１により開口部を覆ってこれを第２
の金属化層４と電気的に接続することにより、半導体素
子９及びマイクロ波ストリップライン７ａ，７ｂを外部
の高周波から完全にシールドすることができる。
基板３の開口部を覆うように金属製の蓋１を設けてい
る。この金属製の蓋１により開口部を覆ってこれを第２
の金属化層４と電気的に接続することにより、半導体素
子９及びマイクロ波ストリップライン７ａ，７ｂを外部
の高周波から完全にシールドすることができる。
【００２４】
【発明の効果】以上実施例に基づいて詳細に説明したよ
うに、本発明では第１の誘電体基板に搭載される半導体
素子の表面とこれに接続されるマイクロ波ストリップラ
イン及びグランド層となる第３の金属化層とが略同一面
上に位置するように構成される。従って相互接続のため
の金属細線によるインダクタンスの影響を低減すること
ができる。
うに、本発明では第１の誘電体基板に搭載される半導体
素子の表面とこれに接続されるマイクロ波ストリップラ
イン及びグランド層となる第３の金属化層とが略同一面
上に位置するように構成される。従って相互接続のため
の金属細線によるインダクタンスの影響を低減すること
ができる。
【００２５】又マイクロ波ストリップラインを上下に吸
収される金属化層によるグランド層で挟む構造となるた
め、マイクロ波ストリップライン間の相互干渉を抑制す
ることができる。
収される金属化層によるグランド層で挟む構造となるた
め、マイクロ波ストリップライン間の相互干渉を抑制す
ることができる。
【図１】本発明の一実施例に係る混成集積回路装置の構
成を示す斜視図。
成を示す斜視図。
【図２】本発明の他の実施例を示す斜視図。
【図３】従来の混成集積回路装置の構成を示す斜視図。
１ 金属製の蓋 ２ 第１の誘電体基板 ３ 第２の誘電体基板 ４ 第２の金属化層 ５ａ，５ｂ 第３の金属化層 ６ 第１の金属化層 ７ａ，７ｂ マイクロ波ストリップライン ８ 金属細線 ９ 半導体素子 １０ａ，１０ｂ，１０ｃ ビアホール
Claims (3)
- 【請求項１】 表面にマイクロ波ストリップラインと第
３金属化層とが形成され、裏面に第１金属化層が形成さ
れた第１の誘電体基板と、 表面が前記第１の誘電体基板の表面に密着し、裏面に第
２金属化層が形成された第２の誘電体基板と、 表面が前記マイクロ波ストリップライン及び前記第３金
属化層の表面と略同一面となるよう、裏面を前記第１の
誘電体基板に形成された開口部に載置した半導体素子
と、 前記半導体素子の電極と前記マイクロ波ストリップライ
ンおよび前記第３金属化層とを略同一面上で接続する金
属細線とを具備してなる混成集積回路装置。 - 【請求項２】 前記第１乃至第３金属化層を前記第１及
び第２の誘電体基板を貫通して設けたビアホール（Ｖｉ
ａ Ｈｏｌｅ）を介して電気的に接続したことを特徴と
する請求項１記載の混成集積回路装置。 - 【請求項３】 前記第２の誘電体基板に、前記半導体素
子及びその接続部を露出させる開口部を設け、この開口
部を覆い、前記第１金属化層と電気的に接続される金属
製の蓋を設けたことを特徴とする請求項１記載の混成集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3231678A JPH0575313A (ja) | 1991-09-11 | 1991-09-11 | 混成集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3231678A JPH0575313A (ja) | 1991-09-11 | 1991-09-11 | 混成集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575313A true JPH0575313A (ja) | 1993-03-26 |
Family
ID=16927275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3231678A Pending JPH0575313A (ja) | 1991-09-11 | 1991-09-11 | 混成集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575313A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923540A (en) * | 1993-11-30 | 1999-07-13 | Fujitsu Limited | Semiconductor unit having semiconductor device and multilayer substrate, in which grounding conductors surround conductors used for signal and power |
| US6166613A (en) * | 1996-07-18 | 2000-12-26 | Matsushita Electric Industrial Co., Ltd. | Voltage-controlled resonator, method of fabricating the same, method of tuning the same, and mobile communication apparatus |
| US6426686B1 (en) * | 1999-06-16 | 2002-07-30 | Microsubstrates Corporation | Microwave circuit packages having a reduced number of vias in the substrate |
| US6774748B1 (en) | 1999-11-15 | 2004-08-10 | Nec Corporation | RF package with multi-layer substrate having coplanar feed through and connection interface |
| KR100686003B1 (ko) * | 2000-02-23 | 2007-02-23 | 엘지전자 주식회사 | 고주파 소자 패키지 및 그 제조 방법 |
| US20090244869A1 (en) * | 2008-04-01 | 2009-10-01 | Nec Electronics Corporation | Semiconductor device having wiring formed on wiring board and electric conductor formed in wiring board and conductor chip formed over wiring |
| WO2014083967A1 (ja) * | 2012-11-29 | 2014-06-05 | オリンパスメディカルシステムズ株式会社 | 基板構造 |
-
1991
- 1991-09-11 JP JP3231678A patent/JPH0575313A/ja active Pending
Cited By (10)
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