KR100394775B1 - 와이어본딩 방법 및 이를 이용한 반도체패키지 - Google Patents

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Abstract

이 발명은 와이어본딩 방법 및 이를 이용한 반도체패키지에 관한 것으로, 반도체칩이 수직방향으로 다수개로 적층되어 탑 와이어와 바텀 와이어의 접속에 의해 상호 신호 교환이 이루어지는 반도체 패키지에서 상기 탑 와이어와 바터 와이어의 갭을 최대한 확보할 수 있도록, 회로기판의 중앙부에 각각 다수의 입출력 패드가 구비된 제 1 반도체 칩과 제 2 반도체칩이 차례로 수직방향으로 적층형성되고, 상기 반도체 칩 외주연에 다수의 본드 핑거가 형성된 회로 패턴이 형성되어 상기 제 1 반도체 칩과 제 2 반도체 칩의 입출력 패드와 상기 회로패턴의 본드 핑거를 도전성 와이어로 본딩하여 상호 신호 교환이 이루어지도록 도전성와이어로 본딩하는 방법에 있어서, 상기 하부쪽의 제 1 반도체 칩의 입출력패드와 회로 패턴을 접속하는 바텀 와이어가 상부쪽의 제 2 반도체 칩의 입출력 패드와 회로 패턴을 접속하는 탑 와이어 보다 두께가 얇게 형성시키는 것을 특징으로 한다.

Description

와이어본딩 방법 및 이를 이용한 반도체패키지{wire bonding method and semiconductor package using it}
본 발명은 와이어본딩 방법 및 이를 이용한 반도체패키지에 관한 것으로, 더욱 상세하게 설명하면 반도체칩이 수직방향으로 다수개로 적층되어 탑 와이와 바텀 와이어의 접속에 의해 상호 신호 교환이 이루어지는 반도체 패키지에서 상기 탑 와이어와 바터 와이어의 갭을 최대한 확보하는 것에 의해, 몰딩 공정시 스위핑에 의한 와이어 쇼트를 방지할 수 있는 와이어 본딩 방법 및 이를 이용한 반도체 패키지에 관한 것이다.
통상 인쇄회로기판, 리드프레임 또는 써킷필름(이하 인쇄회로기판에 한하여 설명함) 등에 다수의 반도체칩이 적층되어(이를 Multi Chip Module이라고도 함) 봉지재로 봉지된 반도체패키지를 적층형 반도체패키지, 또는 MCM(Multi Chip Module)이라고 한다.
이러한 반도체패키지는 통상 봉지재 내측의 적층형성된 반도체칩이 인쇄회로기판의 회로패턴에 탑 와이어(상부쪽의 와이어) 및 바텀 와이어(하부쪽의 와이어)로 연결되어 있다.
이러한 반도체패키지중에서 인쇄회로기판(20)을 이용한 적층형 반도체패키지(100') 및 봉지되기 전의 상태를 도1a 및 도1b에 도시하였다.
도1a 및 도1b에 도시된 바와 같이 상면에 다수의 열(예를 들면 2열)로 입출력패드(2a)가 구비된 제1반도체칩(2)이 구비되어 있고, 상기 제1반도체칩(2)의 상면에는 역시 다수의 입출력패드(4a)가 구비된 제2반도체칩(4)이 접착수단(6)으로 접착되어 있다.
상기 제1반도체칩(2)의 저면에는 접착수단(6)으로 인쇄회로기판(20)이 접착되어 있다.
주지된 바와 같이 상기 인쇄회로기판(20)은 수지층(22)을 중심으로 그 상,하면에 다수의 회로패턴(24)이 형성되어 있다. 즉, 상기 제1반도체칩(2)을 중심으로 그 외주연에 다수의 본드핑거(24a)를 포함하는 회로패턴(24)이 방사상으로 형성되어 있고, 상기 회로패턴(24)은 비어홀(25)을 통하여 수지층(22) 저면의 볼랜드(24b)를 포함하는 회로패턴(24)에 연결되어 있다. 상기 수지층(22) 상면에는 상기 본드핑거(24a)를 제외한 회로패턴(24)이 커버코트(26) 등으로 코팅되어 있고, 상기 수지층(22) 저면의 볼랜드(24b)를 제외한 회로패턴(24) 역시 커버코트(26) 등으로 코팅되어 있다. 상기 제1반도체칩(2)은 바텀 와이어(8b)에 의해 인쇄회로기판(20)의 본드핑거(24a)에 전기적으로 접속되어 있고, 상기 제2반도체칩(4)의 입출력패드(4a)는 다른 도전성와이어 즉, 탑 와이어 (8a)에 의해 인쇄회로기판(20)의 다른 본드핑거(24a)에 전기적으로 접속되어 있다.
참고로, 상기와 같이 제1반도체칩(2)과 제2반도체칩(4)을 연결하는 도전성와이어(8a,8b)는 주로 접지용 또는 파워용이다.
한편, 상기 제1반도체칩(2), 제2반도체칩(4) 및 탑 와이어, 바텀 도전성와이어(8a,8b) 등은 외부 환경으로부터 보호되도록 봉지재(30)로 봉지되어 있다.
또한, 상기 인쇄회로기판(20) 저면의 볼랜드(24b)에도 도전성볼(40)이 융착되어 입출력 단자로 사용될 수 있도록 되어 있다.
하지만, 종래에는 상기와 같은 적층형 반도체 패키지에 있어서는, 상기 탑 와이어(8a)와 바텀 와이어(8b)사이의 갭(gab)이 충분히 확보가 되지 않아서,몰딩시 용융수지충진압에 의해 상기 도전성 와이어의 스위핑(sweeping) 불량의 발생가능성이 증가되고, 이에 의해 와이어가 쇼트될 우려가 있다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 본 발명의 목적은 반도체칩이 수직방향으로 다수개로 적층되어 탑 와이와 바텀 와이어의 접속에 의해 상호 신호 교환이 이루어지는 반도체 패키지에서 상기 탑 와이어를 바텀 와이어 보다 강성이 크고 두께를 뚜껍게 형성하여 상기 탑 와이어와 바텀 와이어의 갭을 최대한 확보하는 것에 의해, 몰딩 공정시 스위핑에 의한 와이어 쇼트를 방지할 수 있는 와이어 본딩 방법 및 이를 이용한 반도체 패키지의 제공에 있다.
도1a 및 도1b는 종래 반도체칩과 반도체칩이 도전성와이어로 본딩되어 봉지된 반도체패키지의 일례를 도시한 단면도 및 봉지되기 전의 상태를 도시한 평면도이다.
도2a 내지 도2c는 본 발명에 와이어본딩 방법을 도시한 설명도이다.
도3a 및 도 3b는 본 발명에 의한 와이어본딩 방법이 적용된 반도체패키지의 일례와 봉지되기 전의 패키지의 상태를 도시한 평면도이다.
- 도면중 주요 부호에 대한 설명 -
100; 본 발명에 의한 반도체패키지
2; 제1반도체칩 2a,4a; 제1반도체칩의 입출력패드
4; 제2반도체칩 6; 접착수단
8a,8b; 탑 와이어, 바텀 와이어 20; 인쇄회로기판
22; 수지층 24; 회로패턴
24a; 본드핑거 24b; 볼랜드
25; 비어홀 26; 커버코트
30; 봉지재 40; 도전성볼
50; 캐필러리
상기한 목적을 달성하기 위한 본 발명의 와이어 본딩방법은 회로기판의 중앙부에 각각 다수의 입출력 패드가 구비된 제 1 반도체 칩과 제 2 반도체칩이 차례로 수직방향으로 적층형성되고, 상기 반도체 칩 외주연에 다수의 회로 패턴이 형성되어 상기 제 1 반도체 칩과 제 2 반도체 칩의 입출력 패드와 상기 회로패턴을 도전성 와이어로 본딩하여 상호 신호 교환이 이루어지도록 도전성와이어로 본딩하는 방법에 있어서, 상기 하부쪽의 제 1 반도체 칩의 입출력패드와 회로 패턴을 접속하는 바텀 와이어가 상부쪽의 제 2 반도체 칩의 입출력 패드와 회로 패턴을 접속하는 탑 와이어 보다 두께가 얇게 형성시키는 것을 특징으로 한다.
또한, 상기 와이어 본딩 방법에 있엇, 상기 바텀 와이어의 두께는 바람직하게는 1.0 mil 이하이고. 상기 탑 와이어의 두께는 1.2 mil 이상인 것이 바람직하다.
또한, 상기 목적을 달성하기 위한 본 발명의 반도체 패키지는 수직 방향으로 차례로 적층형성되는 각각 다수의 입출력 패드가 구비된 제 1 반도체 칩과 제 2 반도체칩과; 상기 제 1반도체 칩의 저면에 접착수단으로 접착되어 있되, 수지층을 중심으로 상기 적층형성된 제 1 반도체칩 및 제 2 반도체 칩의 외주연에 다수의 회로패턴이 형성되어 있으며, 상기 수지층의 상면 또는 저면에는 상기 회로패턴과 연결된 다수의 볼랜드를 포함하여 이루어진 회로기판과;상기 제1반도체칩의 입출력패드와 상기 회로 패턴을 전기적으로 접속시키는 바텀와이어 및 상기 제2반도체칩의 입출력패드와 상기 회로패턴을 전기적으로 접속시키는 탑 와이어와; 상기 제1반도체칩, 제2반도체칩, 도전성와이어 등을 외부환경으로부터 보호하기 위해 감싸는 봉지재와; 상기 회로기판의 볼랜드에 융착된 다수의 도전성볼을 포함하여 이루어지되, 상기 하부쪽의 제 1 반도체 칩의 입출력패드와 회로 패턴을 접속하는 바텀 와이어가 상부쪽의 제 2 반도체 칩의 입출력 패드와 회로 패턴을 접속하는 탑 와이어 보다 두께가 얇게 형성시키는 것을 특징으로 한다.
또한, 본 발명의 반도체 패키지에 있어, 상기 바텀 와이어의 두께는 1.0 mil이하이고. 상기 탑 와이어의 두께는 1.2 mil 이상인 것이 바람직하다.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도2a 내지 도2c는 본 발명에 의한 와이어 본딩 방법의 일례를 도시한 설명도이다.
먼저, 회로기판상에 다수의 반도체칩이 적층된 반도체패키지 자재(또는 평면상에 다수의 반도체칩이 분포된 반도체패키지 자재)를 구비하되, 상기 반도체칩의 외주연에는 다수의 본더 핑거(24a)가 형성된 회로패턴이 구비된 회로기판을 구비한다. 여기서 상기 반도체칩은 편의상 제1반도체칩(2) 및 제2반도체칩(4)으로 구분한다.
다음, 와이어본더(도시되지 않음)의 캐필러리(50)를 이용하여 제1반도체칩(2)의 입출력패드(2a)에 대략 1.0 mil 이하의 얇은 두께를 갖는 바텀 와이어(8b)의 일단을 본딩한 후 타단을 본드 핑거(24a)에 본딩한다.(도2a)
계속해서, 대략 1.2 mil 이상의 비교적 두꺼운 두께를 갖는 탑 와이어(8a)의 일단을 제2반도체칩(4)의 입출력패드(4a)에 본딩한 후 타단을 상기 다른 본드 핑거(24a)에 본딩한다.(도2b)
따라서, 제1반도체칩(2) 및 제2반도체칩(4))의 전기적 신호는 각각 탑 및 바텀 와이어(8a)(8b)를 통해 회로패턴으로 전달된다.
여기서, 본 발명에서는 바텀 와이어(8b)부터 본딩하고 그 후, 탑 와이어(8a)를 본딩하였으나, 그 순서를 바꾸어도 무방하다.
도3a 및 도 3b는 본 발명에 의한 와이어본딩 방법이 적용된 반도체패키지(100)의 일례와 봉지되기 전의 반도체 패키지의 상태를 도시한 평면도이다.
먼저 상면에 다수의 열로 입출력패드(2a)가 형성된 제1반도체칩(2)이 구비되어 있다. 상기 제1반도체칩(2)의 상면에는 역시 상부에 입출력패드(4a)가 형성된 제2반도체칩(4)이 접착수단(6)으로 접착되어 있다.
상기 제1반도체칩(2)의 저면에는 접착수단(6)으로 회로기판(20)이 접착되어 있다. 상기 회로기판(20)은 주지된 바와 같이 수지층(22)을 중심으로 상기 제1반도체칩(2)의 외주연에 본드핑거(24a)를 포함하는 다수의 도전성 회로패턴(24)이 방사상으로 형성되어 있다. 또한 상기 수지층(22) 저면에는 볼랜드(24b)를 포함하는 다수의 도전성 회로패턴(24)이 형성되어 있다. 상기 본드핑거(24a)에는 차후 도전성 와이어와의 본딩력을 향상시키기 위해 은(Ag) 또는 금(Au)이 도금되어 있고, 상기 볼랜드(24b)에는 차후 도전성볼(40)과의 융착력을 향상시키기 위해 은(Ag), 니켈(Ni) 및 팔라디엄(Pd) 등이 도금되어 있다. 또한, 상기 본드핑거(24a) 및 볼랜드(24b)를 포함하는 회로패턴(24)은 구리(Cu) 또는 얼로이(alloy) 42 등으로 형성되어 있다. 또한, 상기 본드핑거(24a) 및 볼랜드(24b)를 제외한 회로패턴(24)은 커버코트(26) 등으로 코팅되어 외부 환경으로부터 보호되도록 되어 있다.
여기서, 상기 본드핑거(24a)를 포함하는 회로패턴(24)과 볼랜드(24b)를 포함하는 회로패턴(24)은 수지층(22)을 관통하는 도전성 비어홀(25)에 의해 상호 연결되어 있다.
계속해서, 상기 제1반도체칩(2)의 입출력패드(2a)와 상기 본드 핑거(24a)는 대략 1.0 mil 이하의 비교적 작은 두께를 갖는 바텀 와이어(8b)에 의해 상호 전기적으로 접속되어 있다. 또한, 상기 제2반도체칩(4)의 입출력패드(2a,4a)는 대략 1.2 mil 이상의 상기 바텀 와이어보다는 두꺼운 두께를 갖는 탑 와이어(8a)에 의해 본드핑거(24a)에 접속되어 있다.
계속해서, 상기 제1반도체칩(2), 제2반도체칩(4) 및 다수의 탑 및 바텀 와이어(8a,8b)와 본드핑거(24a) 등을 포함하는 회로기판(20)의 일면은 에폭시 몰딩 컴파운드 또는 액상 봉지재 등의 봉지재(30)로 봉지되어 있다.
또한, 상기 회로기판(20)의 저면에 구비된 회로패턴(24)중 볼랜드(24b)에 솔더볼과 같은 다수의 도전성볼(40)이 융착되어 차후 마더보드에 실장가능하게 되어 있다.
여기서, 본 발명의 실시예에 있어서는, 제 1 및 제 2 반도체 칩을 수직으로 적층한 구조에 대해서만 설명하였지만, 2개 이상의 반도체 칩을 수직으로 적층할 수 있음은 물론이다.
따라서, 상술한 바와 같이, 바텀 와이어(8b)를 1.0 mil의 비교적 얇은 두께로 와이어 본딩함으로써 바텀 와이어의 루프(loop)의 높이를 낮게함과 동시에, 탑 와이어(8a)의 두께를 1.2 mil 이상의 비교적 두꺼운 두께로 와이어 본딩함으로써 스위핑에 좋은 강도를 가지면서 그 루프 높이를 높임으로써 탑 와이어와 바텀와이의 갭(gab)을 최대한 확보하게 되어, 제조공정시, 특히 몰딩고정의 몰드 주입시에상부의 탑 몰드가 몰딩 주입력에 의한 스위핑에 견고히 지탱될 수 있고, 이것에 의해 와이어 쇼트를 방지할 수가 있게 된다.
여기서, 상기 반도체패키지는 일반적인 인쇄회로기판이 포함된 것에 한하여 설명하였지만 이것으로 한정되는 것은 아니다. 즉, 상기 회로기판은 수지층과 회로패턴 등으로 구성되는 써킷필름을 이용할 수도 있고 심지어 리드프레임을 이용할 수도 있다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
이와 같이 하여 본 발명에 의한 와이어 본딩 방법 및 이를 이용한 반도체패키지에 의하면, 반도체칩이 수직방향으로 다수개로 적층되어 탑 와이와 바텀 와이어의 접속에 의해 상호 신호 교환이 이루어지는 반도체 패키지에서 상기 탑 와이어를 바텀 와이어 보다 강성이 크고 두께를 뚜껍게 형성하여 상기 탑 와이어와 바터 와이어의 갭을 최대한 확보하는 것에 의해, 몰딩 공정시 스위핑에 의한 와이어 쇼트를 방지할 수 있는 효과가 있다.

Claims (4)

  1. 회로기판의 중앙부에 각각 다수의 입출력 패드가 구비된 제 1 반도체 칩과 제 2 반도체칩이 차례로 수직방향으로 적층형성되고, 상기 반도체 칩 외주연에 다수의 회로 패턴이 형성되어 상기 제 1 반도체 칩과 제 2 반도체 칩의 입출력 패드와 상기 회로패턴을 도전성 와이어로 본딩하여 상호 신호 교환이 이루어지도록 도전성와이어로 본딩하는 방법에 있어서,
    상기 하부쪽의 제 1 반도체 칩의 입출력패드와 회로 패턴을 접속하는 바텀 와이어가 상부쪽의 제 2 반도체 칩의 입출력 패드와 회로 패턴을 접속하는 탑 와이어 보다 두께가 얇게 형성시키는 것을 특징으로 하는 와이어 본딩 방법.
  2. (삭제)
  3. 수직 방향으로 차례로 적층형성되는 각각 다수의 입출력 패드가 구비된 제 1 반도체 칩과 제 2 반도체칩과;
    상기 제 1반도체 칩의 저면에 접착수단으로 접착되어 있되, 수지층을 중심으로 상기 적층형성된 제 1 반도체칩 및 제 2 반도체 칩의 외주연에 다수의 회로패턴이 형성됨과 동시에, 상기 제 1 반도체칩 및 제 2 반도체 칩의 외주연에 다수의 회로패턴이 형성되어 있으며, 상기 수지층의 상면 또는 저면에는 상기 회로패턴과 연결된 다수의 볼랜드를 포함하여 이루어진 회로기판과;
    상기 제1반도체칩의 입출력패드와 상기 전달 패턴을 전기적으로 접속시키는 바텀 와이어 및 상기 제2반도체칩의 입출력패드와 상기 전달패턴을 전기적으로 접속시키는 탑 와이어와;
    상기 제1반도체칩, 제2반도체칩, 도전성와이어 등을 외부환경으로부터 보호하기 위해 감싸는 봉지재와;
    상기 회로기판의 볼랜드에 융착된 다수의 도전성볼을 포함하여 이루어되, 상기 하부쪽의 제 1 반도체 칩의 입출력패드와 회로 패턴을 접속하는 바텀 와이어가 상부쪽의 제 2 반도체 칩의 입출력 패드와 회로 패턴을 접속하는 탑 와이어 보다 두께가 얇게 형성시키는 것을 특징으로 반도체 패키지.
  4. (삭제)
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