JPH0574175A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0574175A JPH0574175A JP3235094A JP23509491A JPH0574175A JP H0574175 A JPH0574175 A JP H0574175A JP 3235094 A JP3235094 A JP 3235094A JP 23509491 A JP23509491 A JP 23509491A JP H0574175 A JPH0574175 A JP H0574175A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- data
- sense amplifier
- output buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【構成】 出力データの変化を検知する出力変化検知回
路から出力されるパルス信号によって、出力データ変化
時から一定期間センスアンプが非活性化され、かつ出力
バッファ回路へのセンスアンプ出力をカットし、出力バ
ッファ制御回路において出力データをラッチする回路か
らなる。 【効果】 出力バッファ回路からの出力データが変化し
て電源ノイズが発生する期間、センスアンプが非活性化
され、かつ出力データが保持されるので、電源ノイズに
よるセンスアンプ回路からの誤データをデータ出力する
ことなく、正しいデータを出力できる。これにより出力
バッファ回路における電流駆動能力を制限することがな
くなるため、出力段での動作速度を高速にでき、高速な
半導体記憶装置を提供することができる。
路から出力されるパルス信号によって、出力データ変化
時から一定期間センスアンプが非活性化され、かつ出力
バッファ回路へのセンスアンプ出力をカットし、出力バ
ッファ制御回路において出力データをラッチする回路か
らなる。 【効果】 出力バッファ回路からの出力データが変化し
て電源ノイズが発生する期間、センスアンプが非活性化
され、かつ出力データが保持されるので、電源ノイズに
よるセンスアンプ回路からの誤データをデータ出力する
ことなく、正しいデータを出力できる。これにより出力
バッファ回路における電流駆動能力を制限することがな
くなるため、出力段での動作速度を高速にでき、高速な
半導体記憶装置を提供することができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関す
るものであり、特に高速読み出し可能な半導体記憶装置
に関する。
るものであり、特に高速読み出し可能な半導体記憶装置
に関する。
【０００２】
【従来の技術】従来の半導体記憶装置のブロック図を図
５に示す。半導体記憶装置においてメモリーセルのデ−
タ読み出しにおけるデ−タの出力の変化時には、データ
出力駆動用回路を通じて負荷回路に急激な充・放電電流
が流れ、その影響によって半導体記憶装置内部の電圧電
源及び、接地電源が変動するいわゆる電源ノイズが生ず
る。この電圧電源及び接地電源の電位変動は、出力バッ
ファ回路の出力が、”Ｈ”から”Ｌ”、または”Ｌ”か
ら”Ｈ”に切り替わる時に生じ、”Ｈ”から”Ｌ”に切
り替わる場合には接地電源の電位の上昇を生じ、”Ｌ”
から”Ｈ”に切り替わる時には電圧電源の電位の低下を
生じることになる。上記のような電源ノイズが生じた場
合、センスアンプ回路において、電源ノイズによりセン
スアンプ回路が誤動作しセンスアンプ回路の誤出力を生
じる。従来ではこのような電源ノイズの影響に対して、
出力バッファ回路を構成するデータ出力駆動用トランジ
スタの電流駆動能力を小さくして電源ノイズを抑えた
り、入力バッファ回路等の入力端と接地電源間に容量を
接続し、電源ノイズを鈍らせて半導体記憶装置内部にス
パイク的なノイズを伝搬しないようにしたり、この容量
によるカップリングを利用して入力信号の電位を接地電
源の電位変動に応じて変化させる等していた。
５に示す。半導体記憶装置においてメモリーセルのデ−
タ読み出しにおけるデ−タの出力の変化時には、データ
出力駆動用回路を通じて負荷回路に急激な充・放電電流
が流れ、その影響によって半導体記憶装置内部の電圧電
源及び、接地電源が変動するいわゆる電源ノイズが生ず
る。この電圧電源及び接地電源の電位変動は、出力バッ
ファ回路の出力が、”Ｈ”から”Ｌ”、または”Ｌ”か
ら”Ｈ”に切り替わる時に生じ、”Ｈ”から”Ｌ”に切
り替わる場合には接地電源の電位の上昇を生じ、”Ｌ”
から”Ｈ”に切り替わる時には電圧電源の電位の低下を
生じることになる。上記のような電源ノイズが生じた場
合、センスアンプ回路において、電源ノイズによりセン
スアンプ回路が誤動作しセンスアンプ回路の誤出力を生
じる。従来ではこのような電源ノイズの影響に対して、
出力バッファ回路を構成するデータ出力駆動用トランジ
スタの電流駆動能力を小さくして電源ノイズを抑えた
り、入力バッファ回路等の入力端と接地電源間に容量を
接続し、電源ノイズを鈍らせて半導体記憶装置内部にス
パイク的なノイズを伝搬しないようにしたり、この容量
によるカップリングを利用して入力信号の電位を接地電
源の電位変動に応じて変化させる等していた。
【０００３】
【発明が解決しようとする課題】上記の従来半導体記憶
装置では，出力バッファ回路内のデータ出力駆動用トラ
ンジスタの電流駆動能力を小さくすることはデ−タの読
み出し速度を遅延してしまう事になるため、アクセスタ
イムの遅延が生じてしまう。また容量のカップリングを
利用したものにおいても、完全に誤動作を妨げる程度に
容量を大きくすると内部信号波形になまりが生じてアク
セスタイムの遅延が生じることになる。従って、充分な
容量を設定することができず、ノイズの大きさの程度に
よっては誤動作を防止できない。
装置では，出力バッファ回路内のデータ出力駆動用トラ
ンジスタの電流駆動能力を小さくすることはデ−タの読
み出し速度を遅延してしまう事になるため、アクセスタ
イムの遅延が生じてしまう。また容量のカップリングを
利用したものにおいても、完全に誤動作を妨げる程度に
容量を大きくすると内部信号波形になまりが生じてアク
セスタイムの遅延が生じることになる。従って、充分な
容量を設定することができず、ノイズの大きさの程度に
よっては誤動作を防止できない。
【０００４】本発明は、この様な問題を解決するもの
で、その目的とするところは、アクセスタイムを遅延す
ることなく電源ノイズの影響による誤動作を防止し、ノ
イズに対して安定した出力特性を有し、高速な読みだし
動作を可能にした半導体記憶装置を提供することにあ
る。
で、その目的とするところは、アクセスタイムを遅延す
ることなく電源ノイズの影響による誤動作を防止し、ノ
イズに対して安定した出力特性を有し、高速な読みだし
動作を可能にした半導体記憶装置を提供することにあ
る。
【０００５】
【課題を解決するための手段】本発明の半導体記憶装置
は、アドレス入力バッファ回路と、アドレスデコ−ダ回
路と、メモリーセルアレイと、メモリーセルデータを読
み出すためのセンスアンプ回路と、選択されたメモリー
セルに記憶されているデ−タを外部に読み出すための複
数の出力バッファ制御回路およびデータ出力駆動用回路
からなる出力バッファ回路とを具備した半導体記憶装置
において、前記複数の出力バッファ回路から出力された
デ−タについて少なくとも１つ以上の論理変化を検知す
る手段と、少なくとも１つ以上のデ−タ出力の論理変化
が生じた場合に内部タイミング信号を発生する手段と、
前記内部タイミング信号により非活性状態に制御され、
出力が高インピーダンス状態に制御されるセンスアンプ
出力制御回路から成るセンスアンプ回路と、前記出力バ
ッファ制御用回路の出力端と前記データ出力駆動用回路
入力端との間に接続され、前記内部タイミング信号によ
りスイッチ制御されるデ−タ保持用帰還回路とを具備す
ることを特徴とする。
は、アドレス入力バッファ回路と、アドレスデコ−ダ回
路と、メモリーセルアレイと、メモリーセルデータを読
み出すためのセンスアンプ回路と、選択されたメモリー
セルに記憶されているデ−タを外部に読み出すための複
数の出力バッファ制御回路およびデータ出力駆動用回路
からなる出力バッファ回路とを具備した半導体記憶装置
において、前記複数の出力バッファ回路から出力された
デ−タについて少なくとも１つ以上の論理変化を検知す
る手段と、少なくとも１つ以上のデ−タ出力の論理変化
が生じた場合に内部タイミング信号を発生する手段と、
前記内部タイミング信号により非活性状態に制御され、
出力が高インピーダンス状態に制御されるセンスアンプ
出力制御回路から成るセンスアンプ回路と、前記出力バ
ッファ制御用回路の出力端と前記データ出力駆動用回路
入力端との間に接続され、前記内部タイミング信号によ
りスイッチ制御されるデ−タ保持用帰還回路とを具備す
ることを特徴とする。
【０００６】
【作用】上記手段によれば、出力バッファ回路から読み
出されるデ−タが変化する際にデ−タ出力変化検知手段
から出力されるタイミング信号によりセンスアンプが非
活性状態にされ、かつセンスアンプ回路出力が高インピ
ーダンス状態に制御され、電源ノイズの影響を受けた誤
データ及び不定のセンスアンプ回路出力が出力バッファ
制御回路に伝搬しないこととし、かつ出力バッファ制御
回路の正しい出力デ−タをその入力側に帰還させて保持
させるようにデ−タ保持用帰還回路をスイッチ制御す
る。従って、入力信号での回路内部の電源ノイズの影響
に対して、出力バッファ制御回路の出力デ−タが一時的
に保持されるために、出力バッファからの誤出力が防止
され、かつセンスアンプ回路が通常状態に復帰した時の
センスアンプ回路からの誤出力を防止され、電源ノイズ
に対して安定した出力特性が得られ高速な読みだしが可
能となる。
出されるデ−タが変化する際にデ−タ出力変化検知手段
から出力されるタイミング信号によりセンスアンプが非
活性状態にされ、かつセンスアンプ回路出力が高インピ
ーダンス状態に制御され、電源ノイズの影響を受けた誤
データ及び不定のセンスアンプ回路出力が出力バッファ
制御回路に伝搬しないこととし、かつ出力バッファ制御
回路の正しい出力デ−タをその入力側に帰還させて保持
させるようにデ−タ保持用帰還回路をスイッチ制御す
る。従って、入力信号での回路内部の電源ノイズの影響
に対して、出力バッファ制御回路の出力デ−タが一時的
に保持されるために、出力バッファからの誤出力が防止
され、かつセンスアンプ回路が通常状態に復帰した時の
センスアンプ回路からの誤出力を防止され、電源ノイズ
に対して安定した出力特性が得られ高速な読みだしが可
能となる。
【０００７】
【実施例】以下に本発明について，実施例に基いて説明
する。図１は，本発明の第１の実施例を示す半導体記憶
装置のブロック図である。１０はアドレス入力端子、２
０はアドレス入力バッファ回路、３０はアドレスデコー
ダ回路、４０はメモリーセルアレイ、５０はメモリセル
データを読み出すためのセンスアンプ回路、６０は出力
バッファ回路、７０はデータ出力変化検知回路、８０は
データ出力端子である。
する。図１は，本発明の第１の実施例を示す半導体記憶
装置のブロック図である。１０はアドレス入力端子、２
０はアドレス入力バッファ回路、３０はアドレスデコー
ダ回路、４０はメモリーセルアレイ、５０はメモリセル
データを読み出すためのセンスアンプ回路、６０は出力
バッファ回路、７０はデータ出力変化検知回路、８０は
データ出力端子である。
【０００８】図２は、本発明の第１の実施例を示す出力
バッファ回路図である。出力バッファ回路６０におい
て、Ｑ１はＰチャネルＭＯＳトランジスタ、Ｑ２はＮチ
ャネルＭＯＳトランジスタ、１０１、１０２はＱ１及び
Ｑ２の駆動用インバータ、１０３は出力制御用ＮＯＲ、
１０４は出力制御用ＮＡＮＤ、１０５はデータ保持用ク
ロックドインバータ、１０６はセンスアンプ出力制御用
クロックドインバータである。アドレス入力端子１０に
入力された外部アドレス信号は、アドレス入力バッファ
回路２０を介してアドレスデコーダ回路３０に供給さ
れ、これによって選択されたメモリーセルアレイ４０内
の特定のメモリーセルからのデータがセンスアンプ回路
５０に供給され、センスアンプ回路出力３０１がＮＯＲ
１０３とＮＡＮＤ１０４の一方の入力に供給され、ＮＡ
ＮＤ１０４の他方入力には内部出力イネーブル信号Ｏ
Ｅ、またＯＥ反転インバータ１１１を介してＮＯＲ１０
３の他方入力にが供給される。ＮＯＲ１０３の出力１１
３はインバータ１０２を介してトランジスタＱ２のゲー
トに供給され、またＮＡＮＤ１０４の出力１１２はイン
バータ１０１を介してトランジスタＱ１のゲートに供給
される。ＯＥが”Ｈ”時にＮＯＲ１０３とＮＡＮＤ１０
４が活性状態にされる。ＯＥが”Ｌ”時にはＮＯＲ１０
３の出力は”Ｈ”、ＮＡＮＤ１０４の出力は”Ｌ”とな
り、出力段の出力駆動用トランジスタＱ１，Ｑ２は共に
オフし、データ出力端子８０は高インピーダンス状態と
なる。活性状態においてセンスアンプ回路５０からのセ
ンスアンプ回路出力データ３０１が”Ｌ”であれば、Ｎ
ＯＲ１０３の出力とＮＡＮＤ１０４の出力はともに”
Ｈ”となり、トランジスタＱ１がオン、トランジスタＱ
２がオフし、出力端子には”Ｈ”が出力される。また、
センスアンプ回路出力３０１が”Ｈ”レベルであれば、
ＮＯＲ１０３の出力とＮＡＮＤ１０４の出力は共に”
Ｌ”レベルとなるので、トランジスタＱ１がオフ、トラ
ンジスタＱ２がオンし、出力端子には”Ｌ”レベルの信
号が出力される。
バッファ回路図である。出力バッファ回路６０におい
て、Ｑ１はＰチャネルＭＯＳトランジスタ、Ｑ２はＮチ
ャネルＭＯＳトランジスタ、１０１、１０２はＱ１及び
Ｑ２の駆動用インバータ、１０３は出力制御用ＮＯＲ、
１０４は出力制御用ＮＡＮＤ、１０５はデータ保持用ク
ロックドインバータ、１０６はセンスアンプ出力制御用
クロックドインバータである。アドレス入力端子１０に
入力された外部アドレス信号は、アドレス入力バッファ
回路２０を介してアドレスデコーダ回路３０に供給さ
れ、これによって選択されたメモリーセルアレイ４０内
の特定のメモリーセルからのデータがセンスアンプ回路
５０に供給され、センスアンプ回路出力３０１がＮＯＲ
１０３とＮＡＮＤ１０４の一方の入力に供給され、ＮＡ
ＮＤ１０４の他方入力には内部出力イネーブル信号Ｏ
Ｅ、またＯＥ反転インバータ１１１を介してＮＯＲ１０
３の他方入力にが供給される。ＮＯＲ１０３の出力１１
３はインバータ１０２を介してトランジスタＱ２のゲー
トに供給され、またＮＡＮＤ１０４の出力１１２はイン
バータ１０１を介してトランジスタＱ１のゲートに供給
される。ＯＥが”Ｈ”時にＮＯＲ１０３とＮＡＮＤ１０
４が活性状態にされる。ＯＥが”Ｌ”時にはＮＯＲ１０
３の出力は”Ｈ”、ＮＡＮＤ１０４の出力は”Ｌ”とな
り、出力段の出力駆動用トランジスタＱ１，Ｑ２は共に
オフし、データ出力端子８０は高インピーダンス状態と
なる。活性状態においてセンスアンプ回路５０からのセ
ンスアンプ回路出力データ３０１が”Ｌ”であれば、Ｎ
ＯＲ１０３の出力とＮＡＮＤ１０４の出力はともに”
Ｈ”となり、トランジスタＱ１がオン、トランジスタＱ
２がオフし、出力端子には”Ｈ”が出力される。また、
センスアンプ回路出力３０１が”Ｈ”レベルであれば、
ＮＯＲ１０３の出力とＮＡＮＤ１０４の出力は共に”
Ｌ”レベルとなるので、トランジスタＱ１がオフ、トラ
ンジスタＱ２がオンし、出力端子には”Ｌ”レベルの信
号が出力される。
【０００９】図４は本発明における出力変化検知回路を
示す回路図である。出力変化検知回路７０において、２
０１はパルス制御用ＮＡＮＤ、２０２はパルス制御用、
２０４はパルス合成用ＮＯＲ回路、２０３、２０５はイ
ンバータ、２０６はパルス制御用ＮＡＮＤ２０１の論理
反転遅延回路、２０７はパルス制御用ＮＯＲ２０２の論
理反転遅延回路である。パルス制御用ＮＡＮＤ２０１の
一方の入力には出力制御用ＮＡＮＤ１０４の出力１１２
が直接供給され、その他方の入力には出力制御用ＮＡＮ
Ｄ１０４の出力１１２が論理反転遅延回路２０６を介し
て供給され、またパルス制御用ＮＯＲ２０２の一方の入
力には出力制御用ＮＯＲ１０３の出力１１３が直接供給
され、その他方の入力には出力制御用ＮＯＲ１０３の出
力１１３が論理反転遅延回路２０７を介して供給され
る。そして、パルス制御用ＮＡＮＤ２０１の出力３０２
はインバータ２０３を介してパルス合成用ＮＯＲ２０４
の一方の入力に供給され、パルス合成用ＮＯＲ２０４の
他方の入力にはパルス制御用ＮＯＲ２０２の出力３０３
が供給され，パルス合成用ＮＯＲ２０４の出力がインバ
ータ２０５に供給されている。インバータ２０５の出力
３０４が出力変化検知回路出力として、センスアンプ活
性化制御回路及び出力制御回路としてのクロックドイン
バータ１０６に供給され、かつデータ保持用帰還回路ク
ロックドインバータ１０５の制御信号として供給されて
いる。出力変化検知回路７０の動作は、出力制御用ＮＡ
ＮＤ１０４の出力が”Ｌ”から”Ｈ”に変化すると、論
理反転遅延回路２０６により所定時間遅延された遅延信
号とによりパルス信号が３０２に出力され、また出力制
御用ＮＯＲ１０３の出力が”Ｈ”から”Ｌ”レベルに変
化する場合、論理反転遅延回路２０７により所定時間遅
延された遅延信号とによりパルス信号が３０３に出力さ
れ、３０２と３０３の合成されたパルス信号が３０４に
出力され、出力変化検知回路の出力となる。出力変化検
知回路７０からデータ出力変化時に、パルス信号が３０
４に供給されることとなり、そのパルス幅の期間、セン
スアンプが非活性化され、かつセンスアンプ回路内のク
ロックドインバータ１０６出力が高インピーダンスとな
りセンスアンプ回路出力が出力バッファ回路に伝搬され
なくなる。同時にクロックドインバータ１０５が活性化
され出力データの保持回路として動作し、出力制御用Ｎ
ＡＮＤ１０４またはＮＯＲ１０３の正しい出力データが
出力バッファ制御回路の出力端からそれの入力端へ帰還
されて保持されるようになり、この正しいデータが出力
駆動用回路に与えられることになり、出力データをラッ
チする。電源ノイズがなくなる即ちデータ変化終了後、
データ保持用クロックドインバータ１０５は非活性化さ
れ、データラッチ回路は解除され、センスアンプは再び
活性化される。かつ出力制御用クロックドインバータ１
０６は活性化される。これによりセンスアンプ回路から
データが出力され、通常どうりの出力動作がおこなわれ
る。従って、出力バッファ回路６０からの出力データが
変化して電源ノイズが発生する期間ではセンスアンプが
非活性化され、出力バッファ回路でデータが保持される
ので、通常動作に復帰後もセンスアンプ回路からの誤出
力が出力バッファ回路に伝搬することなく、出力バッフ
ァ回路から誤データが出力されず、電源ノイズが発生す
る前の出力状態でデータが出力されつづけ正常な動作が
実行される。
示す回路図である。出力変化検知回路７０において、２
０１はパルス制御用ＮＡＮＤ、２０２はパルス制御用、
２０４はパルス合成用ＮＯＲ回路、２０３、２０５はイ
ンバータ、２０６はパルス制御用ＮＡＮＤ２０１の論理
反転遅延回路、２０７はパルス制御用ＮＯＲ２０２の論
理反転遅延回路である。パルス制御用ＮＡＮＤ２０１の
一方の入力には出力制御用ＮＡＮＤ１０４の出力１１２
が直接供給され、その他方の入力には出力制御用ＮＡＮ
Ｄ１０４の出力１１２が論理反転遅延回路２０６を介し
て供給され、またパルス制御用ＮＯＲ２０２の一方の入
力には出力制御用ＮＯＲ１０３の出力１１３が直接供給
され、その他方の入力には出力制御用ＮＯＲ１０３の出
力１１３が論理反転遅延回路２０７を介して供給され
る。そして、パルス制御用ＮＡＮＤ２０１の出力３０２
はインバータ２０３を介してパルス合成用ＮＯＲ２０４
の一方の入力に供給され、パルス合成用ＮＯＲ２０４の
他方の入力にはパルス制御用ＮＯＲ２０２の出力３０３
が供給され，パルス合成用ＮＯＲ２０４の出力がインバ
ータ２０５に供給されている。インバータ２０５の出力
３０４が出力変化検知回路出力として、センスアンプ活
性化制御回路及び出力制御回路としてのクロックドイン
バータ１０６に供給され、かつデータ保持用帰還回路ク
ロックドインバータ１０５の制御信号として供給されて
いる。出力変化検知回路７０の動作は、出力制御用ＮＡ
ＮＤ１０４の出力が”Ｌ”から”Ｈ”に変化すると、論
理反転遅延回路２０６により所定時間遅延された遅延信
号とによりパルス信号が３０２に出力され、また出力制
御用ＮＯＲ１０３の出力が”Ｈ”から”Ｌ”レベルに変
化する場合、論理反転遅延回路２０７により所定時間遅
延された遅延信号とによりパルス信号が３０３に出力さ
れ、３０２と３０３の合成されたパルス信号が３０４に
出力され、出力変化検知回路の出力となる。出力変化検
知回路７０からデータ出力変化時に、パルス信号が３０
４に供給されることとなり、そのパルス幅の期間、セン
スアンプが非活性化され、かつセンスアンプ回路内のク
ロックドインバータ１０６出力が高インピーダンスとな
りセンスアンプ回路出力が出力バッファ回路に伝搬され
なくなる。同時にクロックドインバータ１０５が活性化
され出力データの保持回路として動作し、出力制御用Ｎ
ＡＮＤ１０４またはＮＯＲ１０３の正しい出力データが
出力バッファ制御回路の出力端からそれの入力端へ帰還
されて保持されるようになり、この正しいデータが出力
駆動用回路に与えられることになり、出力データをラッ
チする。電源ノイズがなくなる即ちデータ変化終了後、
データ保持用クロックドインバータ１０５は非活性化さ
れ、データラッチ回路は解除され、センスアンプは再び
活性化される。かつ出力制御用クロックドインバータ１
０６は活性化される。これによりセンスアンプ回路から
データが出力され、通常どうりの出力動作がおこなわれ
る。従って、出力バッファ回路６０からの出力データが
変化して電源ノイズが発生する期間ではセンスアンプが
非活性化され、出力バッファ回路でデータが保持される
ので、通常動作に復帰後もセンスアンプ回路からの誤出
力が出力バッファ回路に伝搬することなく、出力バッフ
ァ回路から誤データが出力されず、電源ノイズが発生す
る前の出力状態でデータが出力されつづけ正常な動作が
実行される。
【００１０】図３は本発明における第２の実施例である
出力バッファ回路図であり、センスアンプ出力が相補な
一対のデータを出力しており、出力バッファ回路データ
入力が相補な一対のデータである場合である。
出力バッファ回路図であり、センスアンプ出力が相補な
一対のデータを出力しており、出力バッファ回路データ
入力が相補な一対のデータである場合である。
【００１１】
【発明の効果】以上のように本発明によれば、電源ノイ
ズが発生する期間では、センスアンプが非活性化され電
源ノイズ発生直前の出力バッファ回路の出力データが一
時的に保持されるので、通常動作に復帰後センスアンプ
回路での電源ノイズによる影響による誤出力を防止する
ことができ、かつ出力バッファからの誤出力を防止する
ことができる。従って、出力バッファ回路における電流
駆動能力を制限することがなくなるため、出力段での動
作速度を制限することなく、すなはちアクセスタイムな
どを悪化させることなく、高速な半導体記憶装置を提供
することができる。
ズが発生する期間では、センスアンプが非活性化され電
源ノイズ発生直前の出力バッファ回路の出力データが一
時的に保持されるので、通常動作に復帰後センスアンプ
回路での電源ノイズによる影響による誤出力を防止する
ことができ、かつ出力バッファからの誤出力を防止する
ことができる。従って、出力バッファ回路における電流
駆動能力を制限することがなくなるため、出力段での動
作速度を制限することなく、すなはちアクセスタイムな
どを悪化させることなく、高速な半導体記憶装置を提供
することができる。
【図１】本発明に係わる半導体記憶装置を示すブロック
図。
図。
【図２】本発明の半導体記憶装置における出力バッファ
回路の第一の実施例を示す回路図。
回路の第一の実施例を示す回路図。
【図３】本発明の半導体記憶装置における出力バッファ
回路の第二の実施例を示す回路図。
回路の第二の実施例を示す回路図。
【図４】本発明の半導体記憶装置における出力検出回路
を示す回路図。
を示す回路図。
【図５】従来の半導体記憶装置を示すブロック図。
１０ ・・・アドレス入力端子。 ２０ ・・・アドレスバッファ回路。 ３０ ・・・アドレスデコーダ回路。 ４０ ・・・メモリーセルアレイ。 ５０ ・・・センスアンプ回路。 ６０ ・・・出力バッファ回路。 ７０ ・・・出力検知回路。 ８０ ・・・データ出力端子。 １０１、１０２・・・Ｑ１，Ｑ２駆動用インバータ。 １０３・・・出力制御用ＮＯＲ。 １０４・・・出力制御用ＮＡＮＤ。 １０５、１０７、１０８・・・データ保持用クロックド
インバータ。 １０６、１０９、１１０・・・センスアンプ出力制御用
クロックドインバータ。 １１１・・・ＯＥ反転インバータ。 １１２・・・出力制御用ＮＯＲ出力 １１３・・・出力制御用ＮＡＮＤ出力 ２０１・・・パルス制御用ＮＡＮＤ。 ２０２・・・パルス制御用ＮＯＲ。 ２０３、２０５・・・インバータ。 ２０４・・・パルス合成用ＮＯＲ。 ２０６、２０７・・・論理反転遅延回路。 ３０１・・・センスアンプ出力。 ３０２・・・パルス制御用ＮＡＮＤ出力。 ３０３・・・パルス制御用ＮＯＲ出力。 ３０４・・・出力検知回路出力。 Ｑ１ ・・・ＰチャネルＭＯＳトランジスタ。 Ｑ２ ・・・ＮチャネルＭＯＳトランジスタ。 ＯＥ ・・・内部出力イネーブル信号。
インバータ。 １０６、１０９、１１０・・・センスアンプ出力制御用
クロックドインバータ。 １１１・・・ＯＥ反転インバータ。 １１２・・・出力制御用ＮＯＲ出力 １１３・・・出力制御用ＮＡＮＤ出力 ２０１・・・パルス制御用ＮＡＮＤ。 ２０２・・・パルス制御用ＮＯＲ。 ２０３、２０５・・・インバータ。 ２０４・・・パルス合成用ＮＯＲ。 ２０６、２０７・・・論理反転遅延回路。 ３０１・・・センスアンプ出力。 ３０２・・・パルス制御用ＮＡＮＤ出力。 ３０３・・・パルス制御用ＮＯＲ出力。 ３０４・・・出力検知回路出力。 Ｑ１ ・・・ＰチャネルＭＯＳトランジスタ。 Ｑ２ ・・・ＮチャネルＭＯＳトランジスタ。 ＯＥ ・・・内部出力イネーブル信号。
Claims (1)
- 【請求項１】 アドレス入力バッファ回路と、アドレス
デコ−ダ回路と、メモリーセルアレイと、メモリーセル
データを読み出すためのセンスアンプ回路と、選択され
たメモリーセルに記憶されているデ−タを外部に読み出
すための複数の出力バッファ制御回路およびデータ出力
駆動用回路からなる出力バッファ回路とを具備した半導
体記憶装置において、前記複数の出力バッファ回路から
出力されたデ−タについて少なくとも１つ以上の論理変
化を検知する手段と、少なくとも１つ以上のデ−タ出力
の論理変化が生じた場合に内部タイミング信号を発生す
る手段と、前記内部タイミング信号により非活性状態に
制御され、出力が高インピーダンス状態に制御されるセ
ンスアンプ出力制御回路から成るセンスアンプ回路と、
前記出力バッファ制御用回路の出力端と前記データ出力
駆動用回路入力端との間に接続され、前記内部タイミン
グ信号によりスイッチ制御されるデ−タ保持用帰還回路
とを具備することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235094A JPH0574175A (ja) | 1991-09-13 | 1991-09-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235094A JPH0574175A (ja) | 1991-09-13 | 1991-09-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574175A true JPH0574175A (ja) | 1993-03-26 |
Family
ID=16980976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3235094A Pending JPH0574175A (ja) | 1991-09-13 | 1991-09-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0574175A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7952947B2 (en) * | 2007-12-05 | 2011-05-31 | Hynix Semiconductor Inc. | Sense amplifier for controlling flip error and driving method thereof |
| JP2014508368A (ja) * | 2010-10-01 | 2014-04-03 | クアルコム，インコーポレイテッド | 選択的に電力供給されるインバータを有するセンス増幅器 |
-
1991
- 1991-09-13 JP JP3235094A patent/JPH0574175A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7952947B2 (en) * | 2007-12-05 | 2011-05-31 | Hynix Semiconductor Inc. | Sense amplifier for controlling flip error and driving method thereof |
| US8218384B2 (en) | 2007-12-05 | 2012-07-10 | Hynix Semiconductor Inc. | Sense amplifier for controlling flip error and driving method thereof |
| JP2014508368A (ja) * | 2010-10-01 | 2014-04-03 | クアルコム，インコーポレイテッド | 選択的に電力供給されるインバータを有するセンス増幅器 |
| US8760953B2 (en) | 2010-10-01 | 2014-06-24 | Qualcomm Incorporated | Sense amplifier with selectively powered inverter |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3375143B2 (ja) | 遷移に基づいたラッチングを有するアドレスバッファ回路 | |
| JP3032962B2 (ja) | 出力バッファ回路 | |
| JPH0917185A (ja) | ノイズを遮断するアドレスバッファー | |
| US6339343B1 (en) | Data I/O buffer control circuit | |
| JPH11191293A (ja) | データ読み出し回路 | |
| KR950007141B1 (ko) | 의사 스태틱 ram의 제어회로 | |
| JP3814381B2 (ja) | 半導体メモリ装置 | |
| US6603684B2 (en) | Semiconductor memory device having noise tolerant input buffer | |
| US6232797B1 (en) | Integrated circuit devices having data buffer control circuitry therein that accounts for clock irregularities | |
| US6294939B1 (en) | Device and method for data input buffering | |
| JPH0574175A (ja) | 半導体記憶装置 | |
| US6778448B2 (en) | Semiconductor memory and output signal control method and circuit in semiconductor memory | |
| US6594190B2 (en) | Semiconductor device with output latch circuit outputting complementary data at high speed | |
| US5648932A (en) | Output control circuit for semiconductor memory | |
| JPH0574174A (ja) | 半導体記憶装置 | |
| JP3168581B2 (ja) | 半導体記憶装置 | |
| JPH0574172A (ja) | 半導体記憶装置 | |
| US6026496A (en) | Method and apparatus for generating a pulse | |
| JPH01116992A (ja) | センス増幅器制御回路 | |
| US6678193B2 (en) | Apparatus and method for tracking between data and echo clock | |
| KR100209747B1 (ko) | 출력버퍼회로 | |
| US6335902B1 (en) | Semiconductor memory device provided with generating means for internal clock signal for special mode | |
| JPH05128866A (ja) | ランダムアクセスメモリの書き込み、読出し制御回路 | |
| JP3315998B2 (ja) | 半導体記憶装置 | |
| JPS62271296A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070801 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 4 Free format text: PAYMENT UNTIL: 20070801 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 5 Free format text: PAYMENT UNTIL: 20080801 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 5 Free format text: PAYMENT UNTIL: 20080801 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 6 Free format text: PAYMENT UNTIL: 20090801 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090801 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100801 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 8 Free format text: PAYMENT UNTIL: 20110801 |
|
| LAPS | Cancellation because of no payment of annual fees |