JPH0574174A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0574174A JPH0574174A JP3235093A JP23509391A JPH0574174A JP H0574174 A JPH0574174 A JP H0574174A JP 3235093 A JP3235093 A JP 3235093A JP 23509391 A JP23509391 A JP 23509391A JP H0574174 A JPH0574174 A JP H0574174A
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- JP
- Japan
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- output
- circuit
- data
- sense amplifier
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Abstract
(57)【要約】
【構成】 出力データの変化を検知する出力変化検知回
路から出力されるパルス信号によって、データ変化時か
ら一定期間出力バッファ回路へのセンスアンプ出力をカ
ットし、出力バッファ制御回路において出力データをラ
ッチする回路からなる。 【効果】 出力バッファ回路からの出力データが変化し
て電源ノイズが発生する期間、出力データが保持される
ので、電源ノイズによるセンスアンプからの誤データを
データ出力することなく、正しいデータを出力できる。
これにより出力バッファ回路における電流駆動能力を制
限することがなくなるため、出力段での動作速度を高速
にでき、高速な半導体記憶装置を提供することができ
る。
路から出力されるパルス信号によって、データ変化時か
ら一定期間出力バッファ回路へのセンスアンプ出力をカ
ットし、出力バッファ制御回路において出力データをラ
ッチする回路からなる。 【効果】 出力バッファ回路からの出力データが変化し
て電源ノイズが発生する期間、出力データが保持される
ので、電源ノイズによるセンスアンプからの誤データを
データ出力することなく、正しいデータを出力できる。
これにより出力バッファ回路における電流駆動能力を制
限することがなくなるため、出力段での動作速度を高速
にでき、高速な半導体記憶装置を提供することができ
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関す
るものであり、特に高速読み出し可能な半導体記憶装置
に関する。
るものであり、特に高速読み出し可能な半導体記憶装置
に関する。
【０００２】
【従来の技術】従来の半導体記憶装置のブロック図を図
５に示す。半導体記憶装置においてメモリーセルのデ−
タ読み出しにおけるデ−タの出力の変化時には、データ
出力駆動用回路を通じて負荷回路に急激な充・放電電流
が流れ、その影響によって半導体記憶装置内部の電圧電
源及び、接地電源が変動するいわゆる電源ノイズが生ず
る。この電圧電源及び接地電源の電位変動は、出力バッ
ファ回路の出力が、”Ｈ”から”Ｌ”、または”Ｌ”か
ら”Ｈ”に切り替わる時に生じ、”Ｈ”から”Ｌ”に切
り替わる場合には接地電源の電位の上昇を生じ、”Ｌ”
から”Ｈ”に切り替わる時には電圧電源の電位の低下を
生じることになる。上記のような電源ノイズが生じた場
合、入力バッファ回路における入力信号の”Ｈ”また
は”Ｌ”レベルのしきい値が見かけ上変動するため、外
部から供給される入力信号の正しい論理レベルが入力さ
れなくなり、メモリーセル誤選択によるセンスアンプ出
力での誤読みだしが生じる。また、センスアンプ回路に
おいて、電源ノイズによりセンスアンプ回路の誤動作に
よる出力がセンスアンプ回路の誤出力を生じる。従来で
はこのような電源ノイズの影響に対して、出力バッファ
回路を構成するデータ出力駆動用トランジスタの電流駆
動能力を小さくして電源ノイズを抑えたり、入力バッフ
ァ回路等の入力端と接地電源間に容量を接続し、電源ノ
イズを鈍らせて半導体記憶装置内部にスパイク的なノイ
ズを伝搬しないようにしたり、この容量によるカップリ
ングを利用して入力信号の電位を接地電源の電位変動に
応じて変化させる等していた。
５に示す。半導体記憶装置においてメモリーセルのデ−
タ読み出しにおけるデ−タの出力の変化時には、データ
出力駆動用回路を通じて負荷回路に急激な充・放電電流
が流れ、その影響によって半導体記憶装置内部の電圧電
源及び、接地電源が変動するいわゆる電源ノイズが生ず
る。この電圧電源及び接地電源の電位変動は、出力バッ
ファ回路の出力が、”Ｈ”から”Ｌ”、または”Ｌ”か
ら”Ｈ”に切り替わる時に生じ、”Ｈ”から”Ｌ”に切
り替わる場合には接地電源の電位の上昇を生じ、”Ｌ”
から”Ｈ”に切り替わる時には電圧電源の電位の低下を
生じることになる。上記のような電源ノイズが生じた場
合、入力バッファ回路における入力信号の”Ｈ”また
は”Ｌ”レベルのしきい値が見かけ上変動するため、外
部から供給される入力信号の正しい論理レベルが入力さ
れなくなり、メモリーセル誤選択によるセンスアンプ出
力での誤読みだしが生じる。また、センスアンプ回路に
おいて、電源ノイズによりセンスアンプ回路の誤動作に
よる出力がセンスアンプ回路の誤出力を生じる。従来で
はこのような電源ノイズの影響に対して、出力バッファ
回路を構成するデータ出力駆動用トランジスタの電流駆
動能力を小さくして電源ノイズを抑えたり、入力バッフ
ァ回路等の入力端と接地電源間に容量を接続し、電源ノ
イズを鈍らせて半導体記憶装置内部にスパイク的なノイ
ズを伝搬しないようにしたり、この容量によるカップリ
ングを利用して入力信号の電位を接地電源の電位変動に
応じて変化させる等していた。
【０００３】
【発明が解決しようとする課題】上記の従来半導体記憶
装置では，出力バッファ回路内のデータ出力駆動用トラ
ンジスタの電流駆動能力を小さくすることはデ−タの読
み出し速度を遅延してしまう事になるため、アクセスタ
イムの遅延が生じてしまう。また容量のカップリングを
利用したものにおいても、完全に誤動作を妨げる程度に
容量を大きくすると入力信号波形になまりが生じてアク
セスタイムの遅延が生じることになる。従って、充分な
容量を設定することができず、ノイズの大きさの程度に
よっては誤動作を防止できない。
装置では，出力バッファ回路内のデータ出力駆動用トラ
ンジスタの電流駆動能力を小さくすることはデ−タの読
み出し速度を遅延してしまう事になるため、アクセスタ
イムの遅延が生じてしまう。また容量のカップリングを
利用したものにおいても、完全に誤動作を妨げる程度に
容量を大きくすると入力信号波形になまりが生じてアク
セスタイムの遅延が生じることになる。従って、充分な
容量を設定することができず、ノイズの大きさの程度に
よっては誤動作を防止できない。
【０００４】本発明は、この様な問題を解決するもの
で、その目的とするところは、アクセスタイムを遅延す
ることなく電源ノイズの影響による誤動作を防止し、ノ
イズに対して安定した出力特性を有し、高速な読みだし
動作を可能にした半導体記憶装置を提供することにあ
る。
で、その目的とするところは、アクセスタイムを遅延す
ることなく電源ノイズの影響による誤動作を防止し、ノ
イズに対して安定した出力特性を有し、高速な読みだし
動作を可能にした半導体記憶装置を提供することにあ
る。
【０００５】
【課題を解決するための手段】本発明の半導体記憶装置
は、アドレス入力バッファ回路と、アドレスデコ−ダ回
路と、メモリーセルアレイと、メモリーセルデータを読
み出すためのセンスアンプ回路と、選択されたメモリー
セルに記憶されているデ−タを外部に読み出すための複
数の出力バッファ制御回路およびデータ出力駆動用回路
からなる出力バッファ回路とを具備した半導体記憶装置
において、前記複数の出力バッファ回路から出力された
デ−タを少なくとも１つ以上の論理変化を検知する手段
と、少なくとも１つ以上のデ−タ出力の論理変化が生じ
た場合に内部タイミング信号を発生する手段と、前記内
部タイミング信号によりスイッチ制御され、前記センス
アンプ回路と前記出力バッファ制御回路との間に設けら
れたスイッチ回路と、前記出力バッファ制御用回路の出
力端と前記データ出力駆動用回路入力端との間に接続さ
れ、前記内部タイミング信号によりスイッチ制御される
デ−タ保持用帰還回路とを具備することを特徴とする。
は、アドレス入力バッファ回路と、アドレスデコ−ダ回
路と、メモリーセルアレイと、メモリーセルデータを読
み出すためのセンスアンプ回路と、選択されたメモリー
セルに記憶されているデ−タを外部に読み出すための複
数の出力バッファ制御回路およびデータ出力駆動用回路
からなる出力バッファ回路とを具備した半導体記憶装置
において、前記複数の出力バッファ回路から出力された
デ−タを少なくとも１つ以上の論理変化を検知する手段
と、少なくとも１つ以上のデ−タ出力の論理変化が生じ
た場合に内部タイミング信号を発生する手段と、前記内
部タイミング信号によりスイッチ制御され、前記センス
アンプ回路と前記出力バッファ制御回路との間に設けら
れたスイッチ回路と、前記出力バッファ制御用回路の出
力端と前記データ出力駆動用回路入力端との間に接続さ
れ、前記内部タイミング信号によりスイッチ制御される
デ−タ保持用帰還回路とを具備することを特徴とする。
【０００６】
【作用】上記手段によれば、出力バッファ回路から読み
出されるデ−タが変化する際にデ−タ出力変化検知手段
から出力されるタイミング信号によりセンスアンプ回路
と出力バッファ回路との間と、出力バッファ制御回路に
おけるデータ保持用帰還回路のスイッチ回路を制御し、
センスアンプ回路出力が出力バッファ制御回路に伝わら
ない様にスイッチ回路をスイッチ制御し、かつ出力バッ
ファ制御回路の正しい出力デ−タをその入力側に帰還さ
せて保持させるようにデ−タ保持用帰還回路をスイッチ
制御する。従って、入力信号に回路内部の電源ノイズが
生じても出力バッファ制御回路の出力デ−タが一時的に
保持されるために、出力バッファからの誤出力が防止さ
れ、電源ノイズに対して安定した出力特性が得られ高速
な読みだしが可能となる。
出されるデ−タが変化する際にデ−タ出力変化検知手段
から出力されるタイミング信号によりセンスアンプ回路
と出力バッファ回路との間と、出力バッファ制御回路に
おけるデータ保持用帰還回路のスイッチ回路を制御し、
センスアンプ回路出力が出力バッファ制御回路に伝わら
ない様にスイッチ回路をスイッチ制御し、かつ出力バッ
ファ制御回路の正しい出力デ−タをその入力側に帰還さ
せて保持させるようにデ−タ保持用帰還回路をスイッチ
制御する。従って、入力信号に回路内部の電源ノイズが
生じても出力バッファ制御回路の出力デ−タが一時的に
保持されるために、出力バッファからの誤出力が防止さ
れ、電源ノイズに対して安定した出力特性が得られ高速
な読みだしが可能となる。
【０００７】
【実施例】以下に本発明について，実施例に基いて説明
する。図１は，本発明の第一の実施例を示す半導体記憶
装置のブロック図である。１０はアドレス入力端子、２
０はアドレス入力バッファ回路、３０はアドレスデコー
ダ回路、４０はメモリーセルアレイ、５０はメモリセル
データを読み出すためのセンスアンプ回路、６０は出力
バッファ回路、７０はデータ出力変化検知回路、８０は
データ出力端子である。
する。図１は，本発明の第一の実施例を示す半導体記憶
装置のブロック図である。１０はアドレス入力端子、２
０はアドレス入力バッファ回路、３０はアドレスデコー
ダ回路、４０はメモリーセルアレイ、５０はメモリセル
データを読み出すためのセンスアンプ回路、６０は出力
バッファ回路、７０はデータ出力変化検知回路、８０は
データ出力端子である。
【０００８】図２は、本発明の第一の実施例を示す出力
バッファ回路図である。出力バッファ回路６０におい
て、Ｑ１はＰチャネルＭＯＳトランジスタ、Ｑ２はＮチ
ャネルＭＯＳトランジスタ、１０１、１０２はＱ１及び
Ｑ２の駆動用インバータ、１０３は出力制御用ＮＯＲ、
１０４は出力制御用ＮＡＮＤ、１０５はデータ保持用ク
ロックドインバータ、１０６はセンスアンプ出力制御用
クロックドインバータである。１０５、１０６のクロッ
クドインバータがスイッチ回路の機能をはたすこととな
る。アドレス入力端子１０に入力された外部アドレス信
号は、アドレス入力バッファ回路２０を介してアドレス
デコーダ回路３０に供給され、これによって選択された
メモリーセルアレイ４０内の特定のセルからのデータが
センスアンプ回路５０に供給され、センスアンプ出力３
０１がセンスアンプ出力制御用クロックドインバータ１
０６を介してＮＯＲ１０３とＮＡＮＤ１０４の一方の入
力に供給され、ＮＡＮＤ１０４の他方入力には内部出力
イネーブル信号ＯＥ、またＯＥ反転インバータ１１１を
介してＮＯＲ１０３の他方入力にが供給される。ＮＯＲ
１０３の出力１１３はインバータ１０２を介してトラン
ジスタＱ２のゲートに供給され、またＮＡＮＤ１０４の
出力１１２はインバータ１０１を介してトランジスタＱ
１のゲートに供給される。ＯＥが”Ｈ”時にＮＯＲ１０
３とＮＡＮＤ１０４が活性状態にされる。ＯＥが”Ｌ”
時にはＮＯＲ１０３の出力は”Ｈ”、ＮＡＮＤ１０４の
出力は”Ｌ”となり、出力段の出力駆動用トランジスタ
Ｑ１，Ｑ２は共にオフし、データ出力端子８０は高イン
ピーダンス状態となる。活性状態においてセンスアンプ
回路５０からのセンスアンプ出力データ３０１が”Ｈ”
であれば、ＮＯＲ１０３の出力とＮＡＮＤ１０４の出力
はともに”Ｈ”となり、トランジスタＱ１がオン、トラ
ンジスタＱ２がオフし、出力端子には”Ｈ”が出力され
る。また、センスアンプ出力３０１が”Ｌ”レベルであ
れば、ＮＯＲ１０３の出力とＮＡＮＤ１０４の出力は共
に”Ｌ”レベルとなるので、トランジスタＱ１がオフ、
トランジスタＱ２がオンし、出力端子には”Ｌ”レベル
の信号が出力される。
バッファ回路図である。出力バッファ回路６０におい
て、Ｑ１はＰチャネルＭＯＳトランジスタ、Ｑ２はＮチ
ャネルＭＯＳトランジスタ、１０１、１０２はＱ１及び
Ｑ２の駆動用インバータ、１０３は出力制御用ＮＯＲ、
１０４は出力制御用ＮＡＮＤ、１０５はデータ保持用ク
ロックドインバータ、１０６はセンスアンプ出力制御用
クロックドインバータである。１０５、１０６のクロッ
クドインバータがスイッチ回路の機能をはたすこととな
る。アドレス入力端子１０に入力された外部アドレス信
号は、アドレス入力バッファ回路２０を介してアドレス
デコーダ回路３０に供給され、これによって選択された
メモリーセルアレイ４０内の特定のセルからのデータが
センスアンプ回路５０に供給され、センスアンプ出力３
０１がセンスアンプ出力制御用クロックドインバータ１
０６を介してＮＯＲ１０３とＮＡＮＤ１０４の一方の入
力に供給され、ＮＡＮＤ１０４の他方入力には内部出力
イネーブル信号ＯＥ、またＯＥ反転インバータ１１１を
介してＮＯＲ１０３の他方入力にが供給される。ＮＯＲ
１０３の出力１１３はインバータ１０２を介してトラン
ジスタＱ２のゲートに供給され、またＮＡＮＤ１０４の
出力１１２はインバータ１０１を介してトランジスタＱ
１のゲートに供給される。ＯＥが”Ｈ”時にＮＯＲ１０
３とＮＡＮＤ１０４が活性状態にされる。ＯＥが”Ｌ”
時にはＮＯＲ１０３の出力は”Ｈ”、ＮＡＮＤ１０４の
出力は”Ｌ”となり、出力段の出力駆動用トランジスタ
Ｑ１，Ｑ２は共にオフし、データ出力端子８０は高イン
ピーダンス状態となる。活性状態においてセンスアンプ
回路５０からのセンスアンプ出力データ３０１が”Ｈ”
であれば、ＮＯＲ１０３の出力とＮＡＮＤ１０４の出力
はともに”Ｈ”となり、トランジスタＱ１がオン、トラ
ンジスタＱ２がオフし、出力端子には”Ｈ”が出力され
る。また、センスアンプ出力３０１が”Ｌ”レベルであ
れば、ＮＯＲ１０３の出力とＮＡＮＤ１０４の出力は共
に”Ｌ”レベルとなるので、トランジスタＱ１がオフ、
トランジスタＱ２がオンし、出力端子には”Ｌ”レベル
の信号が出力される。
【０００９】図４は本発明における出力変化検知回路を
示す回路図である。出力変化検知回路７０において、２
０１はパルス制御用ＮＡＮＤ、２０２はパルス制御用、
２０４はパルス合成用ＮＯＲ回路、２０３、２０５はイ
ンバータ、２０６はパルス制御用ＮＡＮＤ２０１の論理
反転遅延回路、２０７はパルス制御用ＮＯＲ２０２の論
理反転遅延回路である。パルス制御用ＮＡＮＤ２０１の
一方の入力には出力制御用ＮＡＮＤ１０４の出力１１２
が直接供給され、その他方の入力には出力制御用ＮＡＮ
Ｄ１０４の出力１１２が論理反転遅延回路２０６を介し
て供給され、またパルス制御用ＮＯＲ２０２の一方の入
力には出力制御用ＮＯＲ１０３の出力１１３が直接供給
され、その他方の入力には出力制御用ＮＯＲ１０３の出
力１１３が論理反転遅延回路２０７を介して供給され
る。そして、パルス制御用ＮＡＮＤ２０１の出力３０２
はインバータ２０３を介してパルス合成用ＮＯＲ２０４
の一方の入力に供給され、パルス合成用ＮＯＲ２０４の
他方の入力にはパルス制御用ＮＯＲ２０２の出力３０３
が供給され，パルス合成用ＮＯＲ２０４の出力がインバ
ータ２０５に供給されている。インバータ２０５の出力
３０４が出力変化検知回路出力として、センスアンプと
出力バッファ回路のスイッチとしてのクロックドインバ
ータ１０６及び、出力ラッチ回路としてのクロックドイ
ンバータ１０５の制御信号として供給されている。出力
変化検知回路７０の動作は、出力制御用ＮＡＮＤ１０４
の出力が”Ｌ”から”Ｈ”に変化すると、論理反転遅延
回路２０６により所定時間遅延された遅延信号とにより
パルス信号３０２が出力され、また出力制御用ＮＯＲ１
０３の出力が”Ｈ”から”Ｌ”レベルに変化する場合、
論理反転遅延回路２０７により所定時間遅延された遅延
信号とによりパルス信号３０３が出力され、３０２と３
０３の合成されたパルス信号３０４が出力変化検知回路
より出力される。出力変化検知回路７０からデータ出力
変化時に、パルス信号３０４が供給されることとなり、
そのパルス幅の期間、クロックドインバータ１０６出力
が高インピーダンスとなり１０６の出力はセンスアンプ
出力３０１がバッファ回路に出力が伝達されなくなる。
同時にクロックドインバータ１０５が活性化されラッチ
回路として動作することとなり出力データの保持回路と
して動作し、出力制御用ＮＡＮＤ１０４またはＮＯＲ１
０３の正しい出力データが出力バッファ制御回路の出力
端からそれの入力端へ帰還されて保持されるようにな
り、この正しいデータが出力駆動用回路に与えられるこ
とになり、出力データをラッチする。電源ノイズがなく
なる即ちデータ変化終了後、再びデータ保持用クロック
ドインバータ１０５は非活性化され、センスアンプ出力
制御用クロックドインバータ１０６は活性化されデータ
ラッチ回路は解除される。これによりセンスアンプ回路
からデータが出力され、通常どうりの出力動作がおこな
われる。従って、出力バッファ回路６０からの出力デー
タが変化して電源ノイズが発生する期間ではデータが保
持されるので、誤データが出力されることなく、電源ノ
イズが発生する前の出力状態でデータが出力されつづけ
正常な動作が実行される。
示す回路図である。出力変化検知回路７０において、２
０１はパルス制御用ＮＡＮＤ、２０２はパルス制御用、
２０４はパルス合成用ＮＯＲ回路、２０３、２０５はイ
ンバータ、２０６はパルス制御用ＮＡＮＤ２０１の論理
反転遅延回路、２０７はパルス制御用ＮＯＲ２０２の論
理反転遅延回路である。パルス制御用ＮＡＮＤ２０１の
一方の入力には出力制御用ＮＡＮＤ１０４の出力１１２
が直接供給され、その他方の入力には出力制御用ＮＡＮ
Ｄ１０４の出力１１２が論理反転遅延回路２０６を介し
て供給され、またパルス制御用ＮＯＲ２０２の一方の入
力には出力制御用ＮＯＲ１０３の出力１１３が直接供給
され、その他方の入力には出力制御用ＮＯＲ１０３の出
力１１３が論理反転遅延回路２０７を介して供給され
る。そして、パルス制御用ＮＡＮＤ２０１の出力３０２
はインバータ２０３を介してパルス合成用ＮＯＲ２０４
の一方の入力に供給され、パルス合成用ＮＯＲ２０４の
他方の入力にはパルス制御用ＮＯＲ２０２の出力３０３
が供給され，パルス合成用ＮＯＲ２０４の出力がインバ
ータ２０５に供給されている。インバータ２０５の出力
３０４が出力変化検知回路出力として、センスアンプと
出力バッファ回路のスイッチとしてのクロックドインバ
ータ１０６及び、出力ラッチ回路としてのクロックドイ
ンバータ１０５の制御信号として供給されている。出力
変化検知回路７０の動作は、出力制御用ＮＡＮＤ１０４
の出力が”Ｌ”から”Ｈ”に変化すると、論理反転遅延
回路２０６により所定時間遅延された遅延信号とにより
パルス信号３０２が出力され、また出力制御用ＮＯＲ１
０３の出力が”Ｈ”から”Ｌ”レベルに変化する場合、
論理反転遅延回路２０７により所定時間遅延された遅延
信号とによりパルス信号３０３が出力され、３０２と３
０３の合成されたパルス信号３０４が出力変化検知回路
より出力される。出力変化検知回路７０からデータ出力
変化時に、パルス信号３０４が供給されることとなり、
そのパルス幅の期間、クロックドインバータ１０６出力
が高インピーダンスとなり１０６の出力はセンスアンプ
出力３０１がバッファ回路に出力が伝達されなくなる。
同時にクロックドインバータ１０５が活性化されラッチ
回路として動作することとなり出力データの保持回路と
して動作し、出力制御用ＮＡＮＤ１０４またはＮＯＲ１
０３の正しい出力データが出力バッファ制御回路の出力
端からそれの入力端へ帰還されて保持されるようにな
り、この正しいデータが出力駆動用回路に与えられるこ
とになり、出力データをラッチする。電源ノイズがなく
なる即ちデータ変化終了後、再びデータ保持用クロック
ドインバータ１０５は非活性化され、センスアンプ出力
制御用クロックドインバータ１０６は活性化されデータ
ラッチ回路は解除される。これによりセンスアンプ回路
からデータが出力され、通常どうりの出力動作がおこな
われる。従って、出力バッファ回路６０からの出力デー
タが変化して電源ノイズが発生する期間ではデータが保
持されるので、誤データが出力されることなく、電源ノ
イズが発生する前の出力状態でデータが出力されつづけ
正常な動作が実行される。
【００１０】図３は本発明における第２の実施例である
出力バッファ回路図であり、センスアンプ出力が相補な
一対のデータを出力しており、出力バッファ回路データ
入力が相補な一対のデータである場合である。
出力バッファ回路図であり、センスアンプ出力が相補な
一対のデータを出力しており、出力バッファ回路データ
入力が相補な一対のデータである場合である。
【００１１】
【発明の効果】以上のように本発明によれば、電源ノイ
ズが発生する期間では、電源ノイズ発生直前の出力バッ
ファ回路の出力データが一時的に保持されるので、出力
バッファからの誤出力を防止することができる。従っ
て、出力バッファ回路における電流駆動能力を制限する
ことがなくなるため、出力段での動作速度を制限するこ
となく、すなはちアクセスタイムなどを悪化させること
なく、高速な半導体記憶装置を提供することができる。
ズが発生する期間では、電源ノイズ発生直前の出力バッ
ファ回路の出力データが一時的に保持されるので、出力
バッファからの誤出力を防止することができる。従っ
て、出力バッファ回路における電流駆動能力を制限する
ことがなくなるため、出力段での動作速度を制限するこ
となく、すなはちアクセスタイムなどを悪化させること
なく、高速な半導体記憶装置を提供することができる。
【図１】本発明に係わる半導体記憶装置を示すブロック
図。
図。
【図２】本発明の半導体記憶装置における出力バッファ
回路の第一の実施例を示す回路図。
回路の第一の実施例を示す回路図。
【図３】本発明の半導体記憶装置における出力バッファ
回路の第二の実施例を示す回路図。
回路の第二の実施例を示す回路図。
【図４】本発明の半導体記憶装置における出力検出回路
を示す回路図。
を示す回路図。
【図５】従来の半導体記憶装置を示すブロック図。
１０ ・・・アドレス入力端子。 ２０ ・・・アドレスバッファ回路。 ３０ ・・・アドレスデコーダ回路。 ４０ ・・・メモリーセルアレイ。 ５０ ・・・センスアンプ回路。 ６０ ・・・出力バッファ回路。 ７０ ・・・出力検知回路。 ８０ ・・・データ出力端子。 １０１、１０２・・・Ｑ１，Ｑ２駆動用インバータ。 １０３・・・出力制御用ＮＯＲ。 １０４・・・出力制御用ＮＡＮＤ。 １０５、１０７、１０８・・・データ保持用クロックド
インバータ。 １０６、１０９、１１０・・・センスアンプ出力制御用
クロックドインバータ。 １１１・・・ＯＥ反転インバータ。 １１２・・・出力制御用ＮＯＲ出力 １１３・・・出力制御用ＮＡＮＤ出力 ２０１・・・パルス制御用ＮＡＮＤ。 ２０２・・・パルス制御用ＮＯＲ。 ２０３、２０５・・・インバータ。 ２０４・・・パルス合成用ＮＯＲ。 ２０６、２０７・・・論理反転遅延回路。 ３０１・・・センスアンプ出力。 ３０２・・・パルス制御用ＮＡＮＤ出力。 ３０３・・・パルス制御用ＮＯＲ出力。 ３０４・・・出力検知回路出力。 Ｑ１ ・・・ＰチャネルＭＯＳトランジスタ。 Ｑ２ ・・・ＮチャネルＭＯＳトランジスタ。 ＯＥ ・・・内部出力イネーブル信号。
インバータ。 １０６、１０９、１１０・・・センスアンプ出力制御用
クロックドインバータ。 １１１・・・ＯＥ反転インバータ。 １１２・・・出力制御用ＮＯＲ出力 １１３・・・出力制御用ＮＡＮＤ出力 ２０１・・・パルス制御用ＮＡＮＤ。 ２０２・・・パルス制御用ＮＯＲ。 ２０３、２０５・・・インバータ。 ２０４・・・パルス合成用ＮＯＲ。 ２０６、２０７・・・論理反転遅延回路。 ３０１・・・センスアンプ出力。 ３０２・・・パルス制御用ＮＡＮＤ出力。 ３０３・・・パルス制御用ＮＯＲ出力。 ３０４・・・出力検知回路出力。 Ｑ１ ・・・ＰチャネルＭＯＳトランジスタ。 Ｑ２ ・・・ＮチャネルＭＯＳトランジスタ。 ＯＥ ・・・内部出力イネーブル信号。
Claims (1)
- 【請求項１】 アドレス入力バッファ回路と、アドレス
デコ−ダ回路と、メモリーセルアレイと、メモリーセル
データを読み出すためのセンスアンプ回路と、選択され
たメモリーセルに記憶されているデ−タを外部に読み出
すための複数の出力バッファ制御回路およびデータ出力
駆動用回路からなる出力バッファ回路とを具備した半導
体記憶装置において、前記複数の出力バッファ回路から
出力されたデ−タを少なくとも１つ以上の論理変化を検
知する手段と、少なくとも１つ以上のデ−タ出力の論理
変化が生じた場合に内部タイミング信号を発生する手段
と、前記内部タイミング信号によりスイッチ制御され、
前記センスアンプ回路と前記出力バッファ制御回路との
間に設けられたスイッチ回路と、前記出力バッファ制御
用回路の出力端と前記データ出力駆動用回路入力端との
間に接続され、前記内部タイミング信号によりスイッチ
制御されるデ−タ保持用帰還回路とを具備することを特
徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235093A JPH0574174A (ja) | 1991-09-13 | 1991-09-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235093A JPH0574174A (ja) | 1991-09-13 | 1991-09-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574174A true JPH0574174A (ja) | 1993-03-26 |
Family
ID=16980964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3235093A Pending JPH0574174A (ja) | 1991-09-13 | 1991-09-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0574174A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998005036A1 (fr) * | 1996-07-26 | 1998-02-05 | Oki Electric Industry Co., Ltd. | Dispositif a semi-conducteur |
| US11154428B2 (en) | 2014-09-12 | 2021-10-26 | The Procter & Gamble Company | Absorbent articles with indicia and/or color |
-
1991
- 1991-09-13 JP JP3235093A patent/JPH0574174A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998005036A1 (fr) * | 1996-07-26 | 1998-02-05 | Oki Electric Industry Co., Ltd. | Dispositif a semi-conducteur |
| US6201743B1 (en) | 1996-07-26 | 2001-03-13 | Oki Electric Industry Co., Ltd. | Semiconductor device having delay circuit for receiving read instruction signal |
| KR100399110B1 (ko) * | 1996-07-26 | 2003-12-31 | 오끼 덴끼 고오교 가부시끼가이샤 | 반도체장치 |
| US11154428B2 (en) | 2014-09-12 | 2021-10-26 | The Procter & Gamble Company | Absorbent articles with indicia and/or color |
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