JP3814381B2 - 半導体メモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に半導体メモリ装置のデータ入出力制御回路に関する。
【０００２】
【従来の技術】
半導体メモリ装置は、素子の外部から入力されたデータを素子内のセルへ送る書込み動作と、セル内のデータを素子の外部へ出力する読取り動作を繰り返し行うが、素子の面積を減らすために書込み動作経路と読取り動作経路を共有する傾向がある。読取りと書込みを共有する経路を制御する方法は多様である。
【０００３】
一方、益々速いメモリ装置が求められており、且つ素子が１００ＭＨｚ以上の高周波数で動作しなければならないため、データ入出力ラインを数ｎｓの間連続的に動作させるようになった。しかし、このように数ｎｓの間データ入出力ラインを動作させると、データ入出力ラインをプリチャージさせる動作の数ｎｓ間の繰り返しに難しさが発生する。そこで、読取り動作時にデータ入出力ラインを電源電圧と接地電圧に完全に変化させた従来の方法とは異なり、小さい変化（即ち、“ハイ”レベルと“ロー”レベルとの差が数ｍＶ）ですむ電流センス増幅器を用いることになった。
【０００４】
また、データ入出力ラインは上述のように書込みと読取り動作時の両方で動作する共有ラインであって、書込みと読取り動作を行わないとき、あるいは連続的な書込み動作中、及び連続的な読取り動作中、データが読取り／書込みされない時間に、データのカップリング或いはノイズなどによる誤りが発生する可能性があるため、これを排除するためにデータ入出力ラインにラッチ回路を設ける傾向があった。
【０００５】
図７は従来の半導体メモリ装置のブロック図であって、セル１０、入出力ドライバ１２、読取りドライバ１４、ＰＷＴ発生回路１６、書込みドライバ１８、データ出力ドライバ２０、プリチャージトランジスタ２２、及びラッチ回路２４から構成されている。
図８は図７のＰＷＴ発生回路１６の具体的回路図であり、６個の直列接続されたインバータ４０、４２、４４、４６、４８、５０から構成されている。
【０００６】
また、図９はこのような従来の半導体メモリ装置の動作タイミング図である。この図９を用いて従来の半導体メモリ装置の動作を説明する。
図８に具体例を示したＰＷＴ発生回路１６は、図９（ａ）に示す信号ＰＣＬＫを遅延させて図９（ｅ）に示す信号ＰＷＴを発生させ、この信号ＰＷＴを書込みドライバ１８へ出力する。プリチャージトランジスタ２２は図９（ｃ）に示すプリチャージ信号ＰＲＥＣＨに応じてデータ入出力ラインＤＩＯをプリチャージする。書込みドライバ１８は図９（ｂ）に示す書込み信号ＰＷＲに応じてイネーブルされ、信号ＰＷＴに応じて図９（ｄ）に示す入力データ信号ＤＩＮを図９（ｆ）に示すようにデータ入出力ラインＤＩＯへ出力する。
【０００７】
入出力ドライバ１２はデータ入出力ラインＤＩＯを通じて伝送されるデータをセル１０へ出力する。読取りドライバ１４はセル１０に蓄えられたデータを読み取ってデータ入出力ラインＤＩＯへ出力する。ラッチ回路２４は書込みと読取り動作をしない時、あるいは連続的な書込み動作途中、及び連続的な読取り動作途中等にデータをラッチする。データ出力ドライバ２０はデータ入出力ラインＤＩＯを通して出力されるデータを外部に出力する。
【０００８】
したがって、従来の半導体メモリ装置のデータ書込み経路は、ＰＷＴ発生回路１６→書込みドライバ１８→入出力ドライバ１２→セル１０であり、読取り経路はセル１０→読取りドライバ１４→データ出力ドライバ２０となる。また、書込み時には、書込み信号ＰＷＲとプリチャージ信号ＰＲＥＣＨが“ハイ”レベルの状態で、信号ＰＷＴが“ハイ”レベルのときに、入力データ信号ＤＩＮが書込みドライバ１８を通してデータ入出力ラインＤＩＯへ伝達される。
【０００９】
【発明が解決しようとする課題】
ところで、上記のような従来の半導体メモリ装置において、電流センス増幅器を使用すると、読取り動作時のデータ入出力ラインの電圧変化が小さいため、データ入出力ラインにラッチ回路２４を置くことができない。すると、読取り動作時には電流センス増幅器を使用するために、データ入出力ラインにラッチ回路が無くても構わないが、完全な電圧変化となる書込み動作時には、有効な書込みを行う以外の時間に生じるフローティング区間が問題となる。特に、連続的な書込みが行われるとき、及び連続的に書き込まれる時間間隔が変わる際、従来では有効データを書き込む時間が一定で、フローティングする区間が変わることになるので、フローティング区間の問題はより大きくなる。
【００１０】
本発明はかかる従来の技術の問題点を解決するために創出されたもので、その目的はデータ入出力ラインがフローティングされる時間を常に一定で最少化することにより、データ入出力ラインのフローティングを防ぐためのラッチ回路を使用せずにデータ入出力ラインでの誤動作を防止することができる半導体メモリ装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記の課題を解決し、上記の目的を達成するために、本発明は、入力される第１クロック信号の周期に関係なく第２状態の期間が一定した第２クロック信号を発生させるクロック信号発生手段と、プリチャージ信号に応じてデータ入出力ラインをプリチャージするプリチャージ手段と、書込み時に、書込み信号と前記プリチャージ信号の第１状態で前記第２クロック信号の第１状態毎に入力データ信号を前記データ入出力ラインへ伝送する書込み手段と、前記データ入出力ラインに伝送されたデータをセルへ伝送する入力手段とを備えることを特徴とする半導体メモリ装置とする。
【００１２】
ここで、前記クロック信号発生手段は、複数個のインバータが直列接続され、前記第１クロック信号を遅延させる第１インバータ部と、前記第１クロック信号が第１入力に供給される第１ＮＯＲゲートと、この第１ＮＯＲゲートの出力信号と前記第１インバータ部の出力信号の否定論理和演算をし、出力が前記第１ＮＯＲゲートの第２入力に供給される第２ＮＯＲゲートと、この第２ＮＯＲゲートの出力信号を反転させて第２クロック信号を発生させる第２インバータ部とからなるものとすることができる。
【００１３】
【発明の実施の形態】
次に、本発明の半導体メモリ装置の実施の形態を添付図面を参照して詳細に説明する。なお、以下の説明において、図７の従来と同一構成要素には同一の符号を付すこととする。
図１は本発明の半導体メモリ装置の実施の形態を示すブロック図である。この半導体メモリ装置は、データを蓄えるセル１０、データ入出力ラインＤＩＯを通じて伝送されるデータをセル１０へ出力する入出力ドライバ（入力手段）１２及びセル１０に蓄えられたデータを読取ってデータ入出力ラインＤＩＯへ出力する読取りドライバ１４を有している。
【００１４】
更に、この半導体メモリ装置は、書込み信号ＰＷＲに応じてイネーブルされ、かつ、入力データ信号ＤＩＮをデータ入出力ラインＤＩＯへ出力する書込みドライバ（書込み手段）１８、データ入出力ラインＤＩＯを通じて出力されるデータＤＯを外部に出力するデータ出力ドライバ２０、プリチャージ信号ＰＲＥＣＨに対応してデータ入出力ラインＤＩＯをプリチャージするプリチャージ手段としてのプリチャージトランジスタ２２及び、入力される信号ＰＣＬＫ（第１クロック信号）から第２クロック信号としての信号ＰＷＴを発生させるＰＷＴ発生回路（クロック信号発生手段）３０を備えており、信号ＰＷＴは書込みドライバ１８に供給される。
【００１５】
図２は図１のＰＷＴ発生回路３０の詳細回路図である。このＰＷＴ発生回路３０は、信号ＰＣＬＫを遅延させる第１インバータ部としての直列接続されたインバータ６０，６２，６４，６６及び、信号ＰＣＬＫが第１入力に供給されるＮＯＲゲート６８を有している。
【００１６】
更に、このＰＷＴ発生回路３０は、ＮＯＲゲート６８の出力信号と第１インバータ部の出力信号の否定論理和演算を行い、出力がＮＯＲゲート６８の第２入力に供給されるＮＯＲゲート７０及び、このＮＯＲゲート７０の出力信号を反転させて信号ＰＷＴを出力する第２インバータ部としてのインバータ７２を備える。
【００１７】
図３は図１の半導体メモリ装置の動作を示す波形図である。この波形図を参照して図１の半導体メモリ装置の動作を説明すると、ＰＷＴ発生回路３０は、図３（ａ）に示す信号ＰＣＬＫを入力として図３（ｅ）に示す信号ＰＷＴを発生させる。プリチャージトランジスタ２２は図３（ｃ）に示すプリチャージ信号ＰＲＥＣＨに応じて図３（ｆ）に示すようにデータ入出力ラインＤＩＯをプリチャージする。
【００１８】
書込みドライバ１８は、図３（ｂ）に示す書込み信号ＰＷＲに応じてイネーブルされ、かつ、信号ＰＷＴに応じて図３（ｄ）に示す入力データ信号ＤＩＮを図３（ｆ）に示すようにデータ入出力ラインＤＩＯへ出力する。入出力ドライバ１２はデータ入出力ラインＤＩＯを通じて伝送されるデータをセル１０へ出力する。読取りドライバ１４はセル１０に蓄えられたデータを、データ入出力ラインＤＩＯへ出力する。データ出力ドライバ２０はデータ入出力ラインＤＩＯを通じて伝送されるデータを外部へ出力する。
【００１９】
したがって、この半導体メモリ装置の書込み経路は、ＰＷＴ発生回路３０→書込みドライバ１８→入出力ドライバ１２→セル１０であり、読取り経路は、セル１０→読取りドライバ１４→データ出力ドライバ２０となる。また、書込み時には、書込み信号ＰＷＲとプリチャージ信号ＰＲＥＣＨが“ハイ”レベルの状態で、信号ＰＷＴが“ハイ”レベルのときに、入力データ信号ＤＩＮがデータ入出力ラインＤＩＯへ送出される。
【００２０】
さて、このような半導体メモリ装置において、図２に詳細回路を示したＰＷＴ発生回路３０は、信号ＰＷＴの初期値が“ロー”レベルであるとき、信号ＰＣＬＫが“ハイ”レベルになると、信号ＰＷＴが“ハイ”レベルになり、次の信号ＰＣＬＫの“ハイ”レベルにより、信号ＰＷＴは“ハイ”レベルから“ロー”レベルに遷移する。そして、信号ＰＷＴが“ロー”レベルになると同時に、信号ＰＣＬＫの“ハイ”レベルによって信号ＰＷＴは再び“ハイ”レベルになる。
【００２１】
図４ないし図６は、図７の従来技術のＰＷＴ発生回路１６と、図２の本発明のＰＷＴ発生回路３０が出力する信号ＰＷＴを比較するための波形図であり、信号ＰＬＣＫの周期を変えて図４、図５、図６に示してある。この図４ないし図６から明らかなように、従来技術での信号ＰＷＴは単に信号ＰＣＬＫを遅延させた信号であるが、本発明の信号ＰＷＴは信号ＰＣＬＫの周期が変化しても信号ＰＷＴの“ロー”レベル区間が一定であり、“ハイ”レベル区間のみが変化する波形を有する。つまり、信号ＰＣＬＫの周期が変化する場合に、従来技術では信号ＰＷＴの“ハイ”レベル区間が一定であり、本発明では信号ＰＷＴの“ロー”レベル区間が一定である。
【００２２】
そして、本発明の半導体メモリ装置は、信号ＰＷＴの“ロー”レベル区間が信号ＰＣＬＫの周期に関係なく一定なので、データ入出力ラインＤＩＯのフローティング区間を常に一定で最少にすることができ、その結果、データ入出力ラインのフローティングを防止するためのラッチ回路を使用せずにデータ入出力ラインでの誤動作を防止することができる。
【００２３】
【発明の効果】
以上詳細に説明したように、本発明の半導体メモリ装置によれば、データ入出力ラインがフローティングされる時間を常に一定で最少化できるので、データ入出力ラインのフローティングを防ぐためのラッチ回路を使用せずにデータ入出力ラインでの誤動作を防止することができる。
【図面の簡単な説明】
【図１】本発明の半導体メモリ装置の実施の形態を示すブロック図。
【図２】図１のＰＷＴ発生回路の詳細回路図。
【図３】図１の装置の動作波形図。
【図４】従来のＰＷＴ発生回路が発生する信号ＰＷＴと本発明のＰＷＴ発生回路が発生する信号ＰＷＴの波形図。
【図５】従来のＰＷＴ発生回路が発生する信号ＰＷＴと本発明のＰＷＴ発生回路が発生する信号ＰＷＴの波形図。
【図６】従来のＰＷＴ発生回路が発生する信号ＰＷＴと本発明のＰＷＴ発生回路が発生する信号ＰＷＴの波形図。
【図７】従来の半導体メモリ装置のブロック図。
【図８】図７のＰＷＴ発生回路の詳細回路図。
【図９】図７の装置の動作波形図。
【符号の説明】
１０ セル
１２ 入出力ドライバ
１４ 読取りドライバ
１８ 書込みドライバ
２０ データ出力ドライバ
２２ プリチャージトランジスタ
３０ ＰＷＴ発生回路
６０、６２、６４、６６、７２ インバータ
６８、７０ ＮＯＲゲート
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に半導体メモリ装置のデータ入出力制御回路に関する。
【０００２】
【従来の技術】
半導体メモリ装置は、素子の外部から入力されたデータを素子内のセルへ送る書込み動作と、セル内のデータを素子の外部へ出力する読取り動作を繰り返し行うが、素子の面積を減らすために書込み動作経路と読取り動作経路を共有する傾向がある。読取りと書込みを共有する経路を制御する方法は多様である。
【０００３】
一方、益々速いメモリ装置が求められており、且つ素子が１００ＭＨｚ以上の高周波数で動作しなければならないため、データ入出力ラインを数ｎｓの間連続的に動作させるようになった。しかし、このように数ｎｓの間データ入出力ラインを動作させると、データ入出力ラインをプリチャージさせる動作の数ｎｓ間の繰り返しに難しさが発生する。そこで、読取り動作時にデータ入出力ラインを電源電圧と接地電圧に完全に変化させた従来の方法とは異なり、小さい変化（即ち、“ハイ”レベルと“ロー”レベルとの差が数ｍＶ）ですむ電流センス増幅器を用いることになった。
【０００４】
また、データ入出力ラインは上述のように書込みと読取り動作時の両方で動作する共有ラインであって、書込みと読取り動作を行わないとき、あるいは連続的な書込み動作中、及び連続的な読取り動作中、データが読取り／書込みされない時間に、データのカップリング或いはノイズなどによる誤りが発生する可能性があるため、これを排除するためにデータ入出力ラインにラッチ回路を設ける傾向があった。
【０００５】
図７は従来の半導体メモリ装置のブロック図であって、セル１０、入出力ドライバ１２、読取りドライバ１４、ＰＷＴ発生回路１６、書込みドライバ１８、データ出力ドライバ２０、プリチャージトランジスタ２２、及びラッチ回路２４から構成されている。
図８は図７のＰＷＴ発生回路１６の具体的回路図であり、６個の直列接続されたインバータ４０、４２、４４、４６、４８、５０から構成されている。
【０００６】
また、図９はこのような従来の半導体メモリ装置の動作タイミング図である。この図９を用いて従来の半導体メモリ装置の動作を説明する。
図８に具体例を示したＰＷＴ発生回路１６は、図９（ａ）に示す信号ＰＣＬＫを遅延させて図９（ｅ）に示す信号ＰＷＴを発生させ、この信号ＰＷＴを書込みドライバ１８へ出力する。プリチャージトランジスタ２２は図９（ｃ）に示すプリチャージ信号ＰＲＥＣＨに応じてデータ入出力ラインＤＩＯをプリチャージする。書込みドライバ１８は図９（ｂ）に示す書込み信号ＰＷＲに応じてイネーブルされ、信号ＰＷＴに応じて図９（ｄ）に示す入力データ信号ＤＩＮを図９（ｆ）に示すようにデータ入出力ラインＤＩＯへ出力する。
【０００７】
入出力ドライバ１２はデータ入出力ラインＤＩＯを通じて伝送されるデータをセル１０へ出力する。読取りドライバ１４はセル１０に蓄えられたデータを読み取ってデータ入出力ラインＤＩＯへ出力する。ラッチ回路２４は書込みと読取り動作をしない時、あるいは連続的な書込み動作途中、及び連続的な読取り動作途中等にデータをラッチする。データ出力ドライバ２０はデータ入出力ラインＤＩＯを通して出力されるデータを外部に出力する。
【０００８】
したがって、従来の半導体メモリ装置のデータ書込み経路は、ＰＷＴ発生回路１６→書込みドライバ１８→入出力ドライバ１２→セル１０であり、読取り経路はセル１０→読取りドライバ１４→データ出力ドライバ２０となる。また、書込み時には、書込み信号ＰＷＲとプリチャージ信号ＰＲＥＣＨが“ハイ”レベルの状態で、信号ＰＷＴが“ハイ”レベルのときに、入力データ信号ＤＩＮが書込みドライバ１８を通してデータ入出力ラインＤＩＯへ伝達される。
【０００９】
【発明が解決しようとする課題】
ところで、上記のような従来の半導体メモリ装置において、電流センス増幅器を使用すると、読取り動作時のデータ入出力ラインの電圧変化が小さいため、データ入出力ラインにラッチ回路２４を置くことができない。すると、読取り動作時には電流センス増幅器を使用するために、データ入出力ラインにラッチ回路が無くても構わないが、完全な電圧変化となる書込み動作時には、有効な書込みを行う以外の時間に生じるフローティング区間が問題となる。特に、連続的な書込みが行われるとき、及び連続的に書き込まれる時間間隔が変わる際、従来では有効データを書き込む時間が一定で、フローティングする区間が変わることになるので、フローティング区間の問題はより大きくなる。
【００１０】
本発明はかかる従来の技術の問題点を解決するために創出されたもので、その目的はデータ入出力ラインがフローティングされる時間を常に一定で最少化することにより、データ入出力ラインのフローティングを防ぐためのラッチ回路を使用せずにデータ入出力ラインでの誤動作を防止することができる半導体メモリ装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記の課題を解決し、上記の目的を達成するために、本発明は、入力される第１クロック信号の周期に関係なく第２状態の期間が一定した第２クロック信号を発生させるクロック信号発生手段と、プリチャージ信号に応じてデータ入出力ラインをプリチャージするプリチャージ手段と、書込み時に、書込み信号と前記プリチャージ信号の第１状態で前記第２クロック信号の第１状態毎に入力データ信号を前記データ入出力ラインへ伝送する書込み手段と、前記データ入出力ラインに伝送されたデータをセルへ伝送する入力手段とを備えることを特徴とする半導体メモリ装置とする。
【００１２】
ここで、前記クロック信号発生手段は、複数個のインバータが直列接続され、前記第１クロック信号を遅延させる第１インバータ部と、前記第１クロック信号が第１入力に供給される第１ＮＯＲゲートと、この第１ＮＯＲゲートの出力信号と前記第１インバータ部の出力信号の否定論理和演算をし、出力が前記第１ＮＯＲゲートの第２入力に供給される第２ＮＯＲゲートと、この第２ＮＯＲゲートの出力信号を反転させて第２クロック信号を発生させる第２インバータ部とからなるものとすることができる。
【００１３】
【発明の実施の形態】
次に、本発明の半導体メモリ装置の実施の形態を添付図面を参照して詳細に説明する。なお、以下の説明において、図７の従来と同一構成要素には同一の符号を付すこととする。
図１は本発明の半導体メモリ装置の実施の形態を示すブロック図である。この半導体メモリ装置は、データを蓄えるセル１０、データ入出力ラインＤＩＯを通じて伝送されるデータをセル１０へ出力する入出力ドライバ（入力手段）１２及びセル１０に蓄えられたデータを読取ってデータ入出力ラインＤＩＯへ出力する読取りドライバ１４を有している。
【００１４】
更に、この半導体メモリ装置は、書込み信号ＰＷＲに応じてイネーブルされ、かつ、入力データ信号ＤＩＮをデータ入出力ラインＤＩＯへ出力する書込みドライバ（書込み手段）１８、データ入出力ラインＤＩＯを通じて出力されるデータＤＯを外部に出力するデータ出力ドライバ２０、プリチャージ信号ＰＲＥＣＨに対応してデータ入出力ラインＤＩＯをプリチャージするプリチャージ手段としてのプリチャージトランジスタ２２及び、入力される信号ＰＣＬＫ（第１クロック信号）から第２クロック信号としての信号ＰＷＴを発生させるＰＷＴ発生回路（クロック信号発生手段）３０を備えており、信号ＰＷＴは書込みドライバ１８に供給される。
【００１５】
図２は図１のＰＷＴ発生回路３０の詳細回路図である。このＰＷＴ発生回路３０は、信号ＰＣＬＫを遅延させる第１インバータ部としての直列接続されたインバータ６０，６２，６４，６６及び、信号ＰＣＬＫが第１入力に供給されるＮＯＲゲート６８を有している。
【００１６】
更に、このＰＷＴ発生回路３０は、ＮＯＲゲート６８の出力信号と第１インバータ部の出力信号の否定論理和演算を行い、出力がＮＯＲゲート６８の第２入力に供給されるＮＯＲゲート７０及び、このＮＯＲゲート７０の出力信号を反転させて信号ＰＷＴを出力する第２インバータ部としてのインバータ７２を備える。
【００１７】
図３は図１の半導体メモリ装置の動作を示す波形図である。この波形図を参照して図１の半導体メモリ装置の動作を説明すると、ＰＷＴ発生回路３０は、図３（ａ）に示す信号ＰＣＬＫを入力として図３（ｅ）に示す信号ＰＷＴを発生させる。プリチャージトランジスタ２２は図３（ｃ）に示すプリチャージ信号ＰＲＥＣＨに応じて図３（ｆ）に示すようにデータ入出力ラインＤＩＯをプリチャージする。
【００１８】
書込みドライバ１８は、図３（ｂ）に示す書込み信号ＰＷＲに応じてイネーブルされ、かつ、信号ＰＷＴに応じて図３（ｄ）に示す入力データ信号ＤＩＮを図３（ｆ）に示すようにデータ入出力ラインＤＩＯへ出力する。入出力ドライバ１２はデータ入出力ラインＤＩＯを通じて伝送されるデータをセル１０へ出力する。読取りドライバ１４はセル１０に蓄えられたデータを、データ入出力ラインＤＩＯへ出力する。データ出力ドライバ２０はデータ入出力ラインＤＩＯを通じて伝送されるデータを外部へ出力する。
【００１９】
したがって、この半導体メモリ装置の書込み経路は、ＰＷＴ発生回路３０→書込みドライバ１８→入出力ドライバ１２→セル１０であり、読取り経路は、セル１０→読取りドライバ１４→データ出力ドライバ２０となる。また、書込み時には、書込み信号ＰＷＲとプリチャージ信号ＰＲＥＣＨが“ハイ”レベルの状態で、信号ＰＷＴが“ハイ”レベルのときに、入力データ信号ＤＩＮがデータ入出力ラインＤＩＯへ送出される。
【００２０】
さて、このような半導体メモリ装置において、図２に詳細回路を示したＰＷＴ発生回路３０は、信号ＰＷＴの初期値が“ロー”レベルであるとき、信号ＰＣＬＫが“ハイ”レベルになると、信号ＰＷＴが“ハイ”レベルになり、次の信号ＰＣＬＫの“ハイ”レベルにより、信号ＰＷＴは“ハイ”レベルから“ロー”レベルに遷移する。そして、信号ＰＷＴが“ロー”レベルになると同時に、信号ＰＣＬＫの“ハイ”レベルによって信号ＰＷＴは再び“ハイ”レベルになる。
【００２１】
図４ないし図６は、図７の従来技術のＰＷＴ発生回路１６と、図２の本発明のＰＷＴ発生回路３０が出力する信号ＰＷＴを比較するための波形図であり、信号ＰＬＣＫの周期を変えて図４、図５、図６に示してある。この図４ないし図６から明らかなように、従来技術での信号ＰＷＴは単に信号ＰＣＬＫを遅延させた信号であるが、本発明の信号ＰＷＴは信号ＰＣＬＫの周期が変化しても信号ＰＷＴの“ロー”レベル区間が一定であり、“ハイ”レベル区間のみが変化する波形を有する。つまり、信号ＰＣＬＫの周期が変化する場合に、従来技術では信号ＰＷＴの“ハイ”レベル区間が一定であり、本発明では信号ＰＷＴの“ロー”レベル区間が一定である。
【００２２】
そして、本発明の半導体メモリ装置は、信号ＰＷＴの“ロー”レベル区間が信号ＰＣＬＫの周期に関係なく一定なので、データ入出力ラインＤＩＯのフローティング区間を常に一定で最少にすることができ、その結果、データ入出力ラインのフローティングを防止するためのラッチ回路を使用せずにデータ入出力ラインでの誤動作を防止することができる。
【００２３】
【発明の効果】
以上詳細に説明したように、本発明の半導体メモリ装置によれば、データ入出力ラインがフローティングされる時間を常に一定で最少化できるので、データ入出力ラインのフローティングを防ぐためのラッチ回路を使用せずにデータ入出力ラインでの誤動作を防止することができる。
【図面の簡単な説明】
【図１】本発明の半導体メモリ装置の実施の形態を示すブロック図。
【図２】図１のＰＷＴ発生回路の詳細回路図。
【図３】図１の装置の動作波形図。
【図４】従来のＰＷＴ発生回路が発生する信号ＰＷＴと本発明のＰＷＴ発生回路が発生する信号ＰＷＴの波形図。
【図５】従来のＰＷＴ発生回路が発生する信号ＰＷＴと本発明のＰＷＴ発生回路が発生する信号ＰＷＴの波形図。
【図６】従来のＰＷＴ発生回路が発生する信号ＰＷＴと本発明のＰＷＴ発生回路が発生する信号ＰＷＴの波形図。
【図７】従来の半導体メモリ装置のブロック図。
【図８】図７のＰＷＴ発生回路の詳細回路図。
【図９】図７の装置の動作波形図。
【符号の説明】
１０ セル
１２ 入出力ドライバ
１４ 読取りドライバ
１８ 書込みドライバ
２０ データ出力ドライバ
２２ プリチャージトランジスタ
３０ ＰＷＴ発生回路
６０、６２、６４、６６、７２ インバータ
６８、７０ ＮＯＲゲート
Claims (2)
- 入力される第１クロック信号の周期に関係なく前記第１クロック信号を所定の時間遅延させた該遅延時間により第２状態の期間が一定に設定された第２クロック信号を発生させるクロック信号発生手段と、プリチャージ信号に応じてデータ入出力ラインをプリチャージするプリチャージ手段と、書込み時に、書込み信号と前記プリチャージ信号の第１状態で前記第２クロック信号の第１状態毎に入力データ信号を前記データ入出力ラインへ伝送する書込み手段と、前記データ入出力ラインに伝送されたデータをセルへ伝送する入力手段とを備えることを特徴とする半導体メモリ装置。
- 請求項１記載の半導体メモリ装置において、前記クロック信号発生手段は、複数個のインバータが直列接続され、前記第１クロック信号を遅延させる第１インバータ部と、前記第１クロック信号が第１入力に供給される第１ＮＯＲゲートと、前記第１ＮＯＲゲートの出力信号と前記第１インバータ部の出力信号の否定論理和演算をし、出力が前記第１ＮＯＲゲートの第２入力に供給される第２ＮＯＲゲートと、前記第２ＮＯＲゲートの出力信号を反転させて第２クロック信号を発生させる第２インバータ部とを備えることを特徴とする半導体メモリ装置。
Applications Claiming Priority (2)
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|---|---|---|---|
| KR1996P-44895 | 1996-10-09 | ||
| KR1019960044895A KR100206123B1 (ko) | 1996-10-09 | 1996-10-09 | 반도체 메모리장치 |
Publications (2)
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