JPH056999A

JPH056999A - 半導体装置及びその製造方法

Info

Publication number: JPH056999A
Application number: JP3185279A
Authority: JP
Inventors: Osamu Sakamoto; 治坂本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-06-27
Filing date: 1991-06-27
Publication date: 1993-01-14

Abstract

(57)【要約】【目的】セル面積縮小による、ソース・ドレイン間及び
ドレイン・ゲート間でのリーク電流発生を防止でき、チ
ャネル領域の長さを制御可能な半導体装置及びその製造
方法を提供する。【構成】下地１上に形成したゲート電極ａ，２ａを覆う
ように多結晶シリコン膜を堆積して異方性エッチング
し、上端部の角が滑らかな形状をした凹凸型のゲート電
極ｂ，２ｂを形成する。ゲート絶縁膜３を介してこのゲ
ート電極ｂ，２ｂを覆うように堆積させた多結晶シリコ
ン膜１３に、ソース領域４，チャネル領域６，及びドレ
イン領域５を形成し分ける構成とした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は多結晶シリコン半導体
で形成した半導体装置及びその製造方法、特にＭＩＳ型
トランジスタ及びその製造方法に関し、特にゲートリー
ク電流及びソース領域とドレイン領域間でのリーク電流
を低減できるものに関するものである。

【０００２】

【従来の技術】図５は特開昭57-60868号で示された、従
来の半導体装置、特に多結晶シリコン半導体で形成され
たＭＩＳ型トランジスタ部分の構造を示す断面図で、図
において、１は薄膜多結晶シリコンＭＩＳトランジスタ
を形成する下地、２はゲート電極、３はゲート絶縁膜、
４はソース領域、５はドレイン領域、６はチャネル領域
である。ゲート電極２は第一導電型の第１多結晶シリコ
ン膜で形成されており、ソース領域４，ドレイン領域
５，チャネル領域６は同一の第２多結晶シリコン膜で形
成されているが、第２多結晶シリコン膜を形成した後
に、ソース領域４，ドレイン領域５だけを同一の導電型
にしてソース領域４，ドレイン領域５たらしめている。
ゲート電極２とこのようなソース領域４，ドレイン領域
５，チャネル領域６とは、ゲート絶縁膜３によって電気
的に絶縁されている。この薄膜多結晶シリコンＭＩＳト
ランジスタを例えば、Ｐチャネル多結晶シリコンＭＩＳ
トランジスタとして形成し、完全ＣＭＯＳ型ＳＲＡＭの
記憶素子の負荷部分に使用する場合には、下地１として
は単結晶シリコン半導体基板や上述以外のある導電型の
多結晶シリコン膜や半導体シリコンと高融点金属との化
合物である金属シリサイド膜等が、周知の堆積，写真蝕
刻等の技術により組み合わせられて種々の電子回路を構
成し、ゲート電極２を形成する第１多結晶シリコンを堆
積する前に、ある特定の一部を除いて全面が絶縁膜（図
示せず）で覆われ、ゲート電極２が下地の導電性の膜と
不必要なところで接続しないような構造になっている。

【０００３】次に図５で示した多結晶シリコンＭＩＳト
ランジスタの製造方法を図６及び図７(b) について説明
する。まず、上述したように電子回路が構成され、不必
要なところは全て絶縁膜で覆われている下地１の上に、
ある導電型の第１多結晶シリコン膜７を例えば減圧ＣＶ
Ｄ(Chemical Vapor Deposition) 法を使用して膜厚１５
０ｎｍ程度に堆積し、その後にフォトリソグラフィー法
を用いてレジスト膜８を形成する（図６(a) ）。

【０００４】次にそのレジスト膜８をマスクとして例え
ばＲＩＥ（Reactive Ion Etching）法により、第１多結
晶シリコン膜７をエッチングしてゲート電極２を形成
し、レジスト膜８除去後、例えば減圧ＣＶＤ法を用いて
所定の膜厚の例えば酸化膜を全面に堆積させてゲート絶
縁膜３を形成する（同図(b) ）。

【０００５】さらに、その上に第２多結晶シリコン膜９
を例えば減圧ＣＶＤ法を用いて所定の膜厚だけ堆積し
（同図(c) ）、それからフォトリソグラフィー法を用い
て図７(a) のようにレジスト膜１０を形成し、そのレジ
スト膜１０をマスクとして例えばイオン注入技術を用い
て、例えばＢＦ₂ ⁺を全面に注入する（図７(a) ）。

【０００６】最後に、注入したＢＦ₂ ⁺のボロン（Ｂ）
イオンを熱処理で第２多結晶シリコン膜９中に拡散させ
ることによってＰ型になった部分がソース領域４，ドレ
イン領域５になり、レジスト膜１０でマスクされてボロ
ン（Ｂ）イオンが拡散しなかった部分がチャネル領域６
となる（同図(b)）。

【０００７】

【発明が解決しようとする課題】従来の半導体装置及び
その製造方法は以上のように構成されているので、チッ
プ面積を占める割合の高いメモリセルを縮小させ、且つ
記憶容量増を実現するには、メモリセルを構成する各素
子、例えばメモリセルの負荷として使用するＰチャネル
多結晶トランジスタ等の面積を縮小させることによっ
て、メモリセル１つ当たりの面積（以下セルサイズと言
い換える）を小さくして集積度を高める必要がある。そ
の結果、ソース領域４とドレイン領域５の距離つまりチ
ャネル領域６は短くなり、パンチスルーが発生してリー
ク電流が増加してメモリの性能低下を生じる。また熱処
理によってソース領域４及びドレイン領域５内のＰ型不
純物を拡散させる際に、チャネル領域６がさらに短くな
って、最悪の場合にはチャネル領域６がなくなってしま
うという問題があった。

【０００８】さらに図５に示す通りゲート電極２の断面
形状が矩形であることから、ゲート電極２とソース領域
４の間は強電界になり易く、ゲート絶縁膜３を通してゲ
ート電極２とソース領域４の間にもリーク電流が流れて
メモリとしての性能を低下させ、ゲート絶縁膜３の信頼
性は低下するという問題があった。

【０００９】この発明は上記のような問題点を解消する
ためになされたもので、素子面積を縮小しても、ソース
領域とドレイン領域間及びゲート電極とソース領域間で
のリーク電流による性能低下がなく、所望の長さのチャ
ネル領域を得られる半導体装置及びその製造方法を提供
することを目的とする。

【００１０】

【課題を解決するための手段】この発明に係る半導体装
置は、下地基板上に形成されたゲート電極と、該ゲート
電極上に絶縁膜を介して形成されたチャネル領域とを有
する薄膜多結晶シリコンＭＩＳトランジスタを備えたも
のにおいて、上記ゲート電極は、上記下地基板上に形成
された複数個の凸型の第１層目のゲート電極を第２層目
のゲート電極で接続してなる複数個の凹凸部を有する１
つのゲート電極であるものである。

【００１１】またこの発明に係る半導体装置は、下地基
板上に形成されたゲート電極と、該ゲート電極上に絶縁
膜を介して形成されたチャネル領域とを有する薄膜多結
晶シリコンＭＩＳトランジスタを備えたものにおいて、
上記ゲート電極の上端部の角の部分が滑らかな形状にな
るよう形成したものである。

【００１２】またこの発明に係る半導体装置は、上記ゲ
ート電極を規則正しい周期で凹凸が現れる下地基板上に
形成したものである。

【００１３】またこの発明に係る半導体装置の製造方法
は、下地基板上に堆積した第１の多結晶シリコン膜をエ
ッチングして、複数個の凸型からなる第１層目のゲート
電極を形成する工程と、該第１層目のゲート電極を覆う
ように堆積した第２の多結晶シリコン膜を異方性エッチ
ングして、上端部の角の部分の形状が滑らかな、複数個
の凹凸型をした第２層目のゲート電極を形成する工程
と、該第２層目のゲート電極を覆うように形成した絶縁
膜上に第３の多結晶シリコン膜を堆積する工程と、該第
３の多結晶シリコン膜の上記第２層目のゲート電極上部
に相当する部分を覆うように形成したレジスト膜をマス
クとして、イオン注入により上記第３の多結晶シリコン
膜にソース領域及びドレイン領域を形成し、上記レジス
ト膜の直下をチャネル領域とする工程とを含むものであ
る。

【００１４】

【作用】この発明における半導体装置は、ゲート電極が
複数個の凸型を有しているので、ソース領域とドレイン
領域間でのリーク電流を減少でき、所望の長さのチャネ
ル領域を形成することができる。

【００１５】またこの発明における半導体装置は、ゲー
ト電極の上端部の角の部分が滑らかな形状をしているの
で、ゲート絶縁膜を通して流れるゲートリーク電流をな
くすことができる。

【００１６】さらにこの発明における半導体装置は、元
々ある程度の凹凸部分を有する下地基板の凸部にゲート
電極を形成するので、従来と同じ膜厚のゲート電極で同
様の効果を得ることができる。

【００１７】またこの発明における半導体装置の製造方
法は、下地基板上に形成した複数個の凸型からなる第１
層目のゲート電極を覆うように堆積した第２の多結晶シ
リコン膜を異方性エッチングして第２層目のゲート電極
を形成する構成としたので、上端部の角の部分が滑らか
な形状で複数個の凹凸部からなるゲート電極を容易に得
ることができる。

【００１８】

【実施例】図１はこの発明の一実施例による半導体装置
の構造を示す断面図であり、図において、１は多結晶シ
リコンＭＩＳトランジスタを形成する下地、ａ及び２ａ
はその多結晶シリコンＭＩＳトランジスタのゲート電極
で、この発明による多結晶シリコンＭＩＳトランジスタ
のゲート電極に特徴的な段差を設けるためのものであ
る。ｂ及び２ｂはゲート電極で、やはりこの発明に特徴
的な、ゲート電極をその上端部の角の部分が滑らかな形
状になるよう形成するためのものであり、このゲート電
極ｂ及び２ｂは電気的にはゲート電極ａ及び２ａと導通
している。３はゲート絶縁膜、４はソース領域、５はド
レイン領域、６はチャネル領域である。ゲート電極ａ，
２ａとゲート電極ｂ，２ｂとは、ある同じ導電型の多結
晶シリコン膜で形成されているので、上述の通り導通す
るものである。またソース領域４，ドレイン領域５，チ
ャネル領域６は同一の多結晶シリコン膜で形成されてお
り、その多結晶シリコン膜を形成した後にソース領域４
とドレイン領域５のみを同一のある導電型にして、ソー
ス領域４及びドレイン領域５たらしめている。さらにゲ
ート電極ａ，２ａ及びゲート電極ｂ，２ｂは、ゲート絶
縁膜３を介してソース領域４，ドレイン領域５及びチャ
ネル領域６と電気的に絶縁されている。また下地１は、
この多結晶シリコンＭＩＳトランジスタを例えばＰチャ
ネル多結晶シリコンＭＩＳトランジスタとして形成し、
完全ＣＭＯＳ型のＳＲＡＭのメモリセルの負荷として使
用する場合には、単結晶シリコン半導体基板や上述した
以外のある導電型の多結晶シリコン膜や半導体シリコン
と高融点金属との化合物である金属シリサイド膜等を堆
積，写真蝕刻等の技術により組み合わせて種々の電子回
路を構成しているが、ゲート電極ａ，２ａ及びゲート電
極ｂ，２ｂを形成する多結晶シリコンを堆積する前に、
ある特定の一部を除いて全面を絶縁膜（図示せず）で覆
って、ゲート電極ａ，２ａ及びゲート電極ｂ，２ｂが下
地１の導電性の膜と不必要なところで接続されないよう
な構造になっている。

【００１９】次に、この発明による多結晶シリコンＭＩ
Ｓトランジスタの製造方法を図２名いし図３(c) につい
て説明する。まず、先に述べたように単結晶シリコン半
導体基板や多結晶シリコン膜や金属シリサイド膜を組み
合わせ電子回路が構成されており、不必要なところは全
て絶縁膜で覆われている下地１の上に、ある導電型の多
結晶シリコン膜を例えば減圧ＣＶＤ法を用いて、従来の
ゲート電極の膜厚よりも厚い膜厚Ｘ₂で堆積し、写真蝕
刻技術を使ってゲート電極ａ，２ａを形成する（図２
(a) ）。

【００２０】続いて全面に、そのゲート電極ａ，２ａの
多結晶シリコン膜と同じ導電型の多結晶シリコン膜１１
を、例えば減圧ＣＶＤ法を用いて堆積する（同図(b)
）。その多結晶シリコン膜１１の膜厚Ｘ₃（同図(b)
に図示）は、同図(a) に示した２つのゲート電極ａ，２
ａ間の距離Ｘ₁の約１／３以下になるよう設定する。そ
れは２つのゲート電極ａ，２ａの間隙にもゲート絶縁膜
３及びチャネル領域６を形成するためである。また、２
つのゲート電極ａ，２ａと多結晶シリコン膜１１は、同
じ導電型であるため電気的に導通するものである。

【００２１】次に、例えば異方性エッチング技術を用い
てこの多結晶シリコン膜１１を途中までエッチングし
て、第２層目の電極ｂ，２ｂを形成する（同図(c) ）。
このときゲート電極ａ，２ａの上に堆積された多結晶シ
リコン膜１１の上端の角の部分が丸みを帯びる。

【００２２】その後にフォトリソグラフィー技術により
レジスト膜１２を形成し、このレジスト膜１２をマスク
として、例えばＲＩＥ法で不必要な多結晶シリコン膜１
１をエッチングする（図３(a) ）。

【００２３】続いて、例えば減圧ＣＶＤ法を用いて所定
の膜厚の例えば酸化膜を堆積させてゲート絶縁膜３を形
成し、次に例えば減圧ＣＶＤ法を用いて所定の膜厚の多
結晶シリコン膜１３を形成し、その上にフォトリソグラ
フィー技術によりレジスト膜１４を形成してから、その
レジスト膜１４をマスクとして、例えばイオン注入技術
を用いて例えばＢＦ₂ ⁺を注入する（同図(b) ）。

【００２４】最後にＢＦ₂ ⁺のボロン（Ｂ）が熱処理さ
れて多結晶シリコン膜１３中を拡散することによってＰ
型になった部分がソース領域４，ドレイン領域５にな
り、レジスト膜１４でマスクされてボロン（Ｂ）が拡散
しなかった部分がチャネル領域６となる（同図(c) ）。
なおチャネル領域６の長さは、ソース領域４及びドレイ
ン領域５を形成する時のイオン注入条件とその後の熱処
理時間さえ一定にしておけば、ゲート電極ａ，２ａを形
成するための多結晶シリコン膜の膜厚Ｘ₂とその２つの
ゲート電極ａ，２ａ間の距離Ｘ₁を調整することによっ
て制御できる。

【００２５】本実施例では上述のように、下地基板１上
に形成されたゲート電極ａ，２ａを第２層目のゲート電
極ｂ，２ｂで接続することによって、複数個の凹凸部を
有する１つのゲート電極を形成したので、この凹凸部に
沿って形成されるチャネル領域６の長さ即ちソース領域
４とドレイン領域５との距離は、従来構造の多結晶シリ
コンＭＩＳトランジスタのチャネル領域に比べて長くな
るため、パンチスルーの発生を抑えやすくなって、ソー
ス領域４とドレイン領域５間でのリーク電流を低減で
き、かつチャネル領域６の長さは、ソース領域４及びド
レイン領域５形成時のイオン注入条件とその後の熱処理
時間さえ一定にしておけば、ゲート電極ａ，２ａを形成
するための多結晶シリコン膜の膜厚Ｘ₂と、２つのゲー
ト電極ａ，２ａ間の距離Ｘ₁とを調整することによって
制御可能となり、熱処理時にソース領域４及びドレイン
領域５から不純物が拡散してチャネル領域６がなくなる
のを防止できる。

【００２６】またそのゲート電極ｂ，２ｂは、異方性エ
ッチング技術によって上端部の角の部分が滑らかになっ
て、下地であるゲート電極ａ，２ａの形状を反映しない
ため、従来構造では除去することができなかったソース
領域４とゲート電極間の強電界が緩和され、ゲートリー
ク電流を低減することができる。

【００２７】また、下地１上に２つの凸型のゲート電極
ａ，２ａを形成し、そのゲート電極ａ，２ａを覆うよう
に堆積した多結晶シリコン膜１１を異方性エッチングし
て形成したゲート電極ｂ，２ｂで、２つのゲート電極
ａ，２ａを接続して全体で１つのゲート電極を形成する
ようにしたので、上端部の角の部分が滑らかな形状で複
数の凹凸部を有するゲート電極を容易に形成することが
できる。

【００２８】また図４はこの発明の他の実施例による半
導体装置の構造を示す断面図である。第１の実施例とは
違って、元々ある程度の凹凸部分がある下地１の凸部に
ゲート電極ａ，２ａを形成するので、その凸部によって
ゲート電極ａ，２ａの高さが強調されるため、ゲート電
極ａ，２ａを形成するための多結晶シリコン膜を従来構
造のものと同じ膜厚で堆積しても、第１の実施例と同様
の効果を奏する。

【００２９】さらに、例えば完全ＣＭＯＳ型ＳＲＡＭの
ように記憶素子がマトリックス状に規則正しく配列する
メモリセル部を有する記憶用ＩＣでは、図４のような下
地１の凹凸部が規則正しい周期で現れる。そのような下
地１上に上述のゲート電極ａ，２ａを従来例と同じ膜厚
で形成すれば、非常に多くの多結晶シリコンＭＩＳトラ
ンジスタに上述の有効な効果が同時に、しかも均一に得
られることになり、その結果、記憶素子集合体としての
ＩＣの性能、特にどの記憶素子の性能も均一で非常に優
れた完全ＣＭＯＳ型ＳＲＡＭを実現できる。

【００３０】なお本実施例では、ゲート電極ａ，２ａを
２つの凸部で構成しているが、所望のチャネル領域６の
長さに応じて３つ以上の凸部を設けるようにしてもよ
い。

【００３１】

【発明の効果】以上のようにこの発明によれば、このゲ
ート電極は、第１層目のゲート電極を第２層目のゲート
電極で接続してなる複数個の凹凸部を有する１つのゲー
ト電極としたので、その凹凸沿いに形成されるチャネル
領域の長さを長くでき、パンチスルーの発生を抑えてリ
ーク電流を減少させ、メモリ性能を向上させる効果があ
る上に、不純物拡散時にチャネル領域の長さを制御でき
る半導体装置を得られる効果がある。

【００３２】またゲート電極の上端部での角の部分が滑
らかな形状をしているので、ゲートリーク電流を低減で
き、やはりメモリ性能を向上できる効果がある。

【００３３】さらに、下地上に堆積した従来のゲート電
極の膜厚よりも厚い第１の多結晶シリコン膜から２つの
第１層目のゲート電極を形成し、その上を覆うように堆
積した第２の多結晶シリコン膜を異方性エッチングして
第２層目のゲート電極を形成して、全体で１つのゲート
電極を形成するようにしたので、上端部の角の部分が滑
らかな形状で複数の凹凸型をしたゲート電極を容易に形
成できる効果がある。

【００３４】しかも、下地に元々ある程度の凹凸部分が
ある場合、ゲート電極の膜厚は従来と同じで同様の効果
を得られ、さらに記憶素子がマトリックス状に規則正し
く配列されているメモリセル部に特徴的に現れる下地の
凹凸部に形成すれば、上述の有効な効果が同時にしかも
均一に確保でき、全ての記憶素子の性能が均一で非常に
優れた記憶素子集合体としてのＩＣを実現できる効果が
ある。

【図面の簡単な説明】

【図１】この発明の一実施例による半導体装置の構造を
示す断面図である。

【図２】この発明の一実施例による半導体装置の製造方
法を示す概略断面図である。

【図３】この発明の一実施例による半導体装置の製造方
法を示す概略断面図である。

【図４】この発明による半導体装置の他の実施例の構造
を示す断面図である。

【図５】従来の半導体装置の構造を示す断面図である。

【図６】従来の半導体装置の製造方法を示す概略断面図
である。

【図７】従来の半導体装置の製造方法を示す概略断面図
である。

【符号の説明】

１下地ａ，２ａゲート電極ｂ，２ｂゲート電極３ゲート絶縁膜４ソース領域５ドレイン領域６チャネル領域１１多結晶シリコン膜１２レジスト膜１３多結晶シリコン膜１４レジスト膜

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成３年１１月１９日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００２

【補正方法】変更

【補正内容】

【０００２】

【従来の技術】図５は特開昭５７−６０８６８号で示さ
れた、従来の半導体装置、特に多結晶シリコン半導体で
形成されたＭＩＳ型トランジスタ部分の構造を示す断面
図で、図において、１は薄膜多結晶シリコンＭＩＳトラ
ンジスタを形成する下地、２はゲート電極、３はゲート
絶縁膜、４はソース領域、５はドレイン領域、６はチャ
ネル領域である。ゲート電極２は第一導電型の第１多結
晶シリコン膜で形成されており、ソース領域４，ドレイ
ン領域５，チャネル領域６は同一の第２多結晶シリコン
膜で形成されているが、第２多結晶シリコン膜を形成し
た後に、ソース領域４，ドレイン領域５だけを同一の導
電型にしてソース領域４，ドレイン領域５たらしめてい
る。ゲート電極２とこのようなソース領域４，ドレイン
領域５，チャネル領域６とは、ゲート絶縁膜３によって
電気的に絶縁されている。この薄膜多結晶シリコンＭＩ
Ｓトランジスタを例えば、Ｐチャネル多結晶シリコンＭ
ＩＳトランジスタとして形成し、完全ＣＭＯＳ型ＳＲＡ
Ｍの記憶素子の負荷部分に使用する場合には、下地１と
しては単結晶シリコン半導体基板やある導電型の多結晶
シリコン膜や半導体シリコンと高融点金属との化合物で
ある金属シリサイド膜等が、周知の堆積，写真蝕刻等の
技術により組み合わせられて種々の電子回路を構成し、
ゲート電極２を形成する第１多結晶シリコンを堆積する
前に、ある特定の一部を除いて全面が絶縁膜（図示せ
ず）で覆われ、ゲート電極２が下地の導電性の膜と不必
要なところで接続しないような構造になっている。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００４

【補正方法】変更

【補正内容】

【０００４】次にそのレジスト膜８をマスクとして例え
ばＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎ
ｇ）法により、第１多結晶シリコン膜７をエッチングし
てゲート電極２を形成し、レジスト膜８を除去後、例え
ば減圧ＣＶＤ法を用いて所定の膜厚の例えば酸化膜を全
面に堆積させてゲート絶縁膜３を形成する（同図
（ｂ））

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】０００８

【補正方法】変更

【補正内容】

【０００８】さらに図５に示す通りゲート電極２の断面
形状が矩形であることから、ゲート電極２とドレイン領
域５の間は強電界になり易く、ゲート絶縁膜３を通して
ゲート電極２とドレイン領域５の間にもリーク電流が流
れてメモリとしての性能を低下させ、ゲート絶縁膜３の
信頼性は低下するという問題があった。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】０００９

【補正方法】変更

【補正内容】

【０００９】この発明は上記のような問題点を解消する
ためになされたもので、素子面積を縮小しても、ソース
領域とドレイン領域間及びゲート電極とドレイン領域間
５でのリーク電流による性能低下がなく、所望の長さの
チャネル領域を得られる半導体装置及びその製造方法を
提供することを目的とする。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００１８

【補正方法】変更

【補正内容】

【００１８】

【実施例】図１はこの発明の一実施例による半導体装置
の構造を示す断面図であり、図において、１は多結晶シ
リコンＭＩＳトランジスタを形成する下地、ａ及び２ａ
はその多結晶シリコンＭＩＳトランジスタのゲート電極
で、この発明による多結晶シリコンＭＩＳトランジスタ
のゲート電極に特徴的な段差を設けるためのものであ
る。ｂ及び２ｂはゲート電極で、やはりこの発明に特徴
的な、ゲート電極をその上端部の角の部分が滑らかな形
状になるよう形成するためのものであり、このゲート電
極ｂ及び２ｂは電気的にはゲート電極ａ及び２ａと導通
している。３はゲート絶縁膜、４はソース領域、５はド
レイン領域、６はチャネル領域である。ゲート電極ａ，
２ａとゲート電極ｂ，２ｂとは、ある同じ導電型の多結
晶シリコン膜で形成されているので、上述の通り導通す
るものである。またソース領域４，ドレイン領域５，チ
ャネル領域６は同一の多結晶シリコン膜で形成されてお
り、その多結晶シリコン膜を形成した後にソース領域４
とドレイン領域５のみを同一のある導電型にして、ソー
ス領域４及びドレイン領域５たらしめている。さらにゲ
ート電極ａ，２ａ及びゲート電極ｂ，２ｂは、ゲート絶
縁膜３を介してソース領域４，ドレイン領域５及びチャ
ネル領域６と電気的に絶縁されている。また下地１は、
この多結晶シリコンＭＩＳトランジスタを例えばＰチャ
ネル多結晶シリコンＭＩＳトランジスタとして形成し、
完全ＣＭＯＳ型のＳＲＡＭのメモリセルの負荷として使
用する場合には、単結晶シリコン半導体基板やある導電
型の多結晶シリコン膜や半導体シリコンと高融点金属と
の化合物である金属シリサイド膜等を堆積，写真蝕刻等
の技術により組み合わせて種々の電子回路を構成してい
るが、ゲート電極ａ，２ａ及びゲート電極ｂ，２ｂを形
成する多結晶シリコンを堆積する前に、ある特定の一部
を除いて全面を絶縁膜（図示せず）で覆って、ゲート電
極ａ，２ａ及びゲート電極ｂ，２ｂが下地１の導電性の
膜と不必要なところで接続されないような構造になって
いる。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００１９

【補正方法】変更

【補正内容】

【００１９】次に、この発明による多結晶シリコンＭＩ
Ｓトランジスタの製造方法を図２ないし図３（ｃ）につ
いて説明する。まず、先に述べたように単結晶シリコン
半導体基板や多結晶シリコン膜や金属シリサイド膜を組
み合わせ電子回路が構成されており、不必要なところは
全て絶縁膜で覆われている下地１の上に、ある導電型の
多結晶シリコン膜を例えば減圧ＣＶＤ法を用いて、従来
のゲート電極の膜厚よりも厚い膜厚Ｘ_２で堆積し、写真
蝕刻技術を使ってゲート電極ａ，２ａを形成する（図２
（ａ））。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００２６

【補正方法】変更

【補正内容】

【００２６】またそのゲート電極ｂ，２ｂは、異方性エ
ッチング技術によって上端部の角の部分が滑らかになっ
て、下地であるゲート電極ａ，２ａの形状を反映しない
ため、従来構造では除去することができなかったドレイ
ン領域５とゲート電極間の強電界が緩和され、ゲートリ
ーク電流を低減することができる。

【手続補正９】

【補正対象書類名】図面

【補正対象項目名】図２

【補正方法】変更

【補正内容】

【図２】

Claims

【特許請求の範囲】

【請求項１】下地基板上に形成されたゲート電極と、
該ゲート電極上に絶縁膜を介して形成されたチャネル領
域とを有する薄膜多結晶シリコンＭＩＳトランジスタを
備えた半導体装置において、上記ゲート電極は、上記下
地基板上に形成された複数個の凸型の第１層目のゲート
電極を第２層目のゲート電極で接続してなる複数個の凹
凸部を有する１つのゲート電極であることを特徴とする
半導体装置。
【請求項２】下地基板上に形成されたゲート電極と、
該ゲート電極上に絶縁膜を介して形成されたチャネル領
域とを有する薄膜多結晶シリコンＭＩＳトランジスタを
備えた半導体装置において、上記ゲート電極の上端部の
角の部分が滑らかな形状になるよう形成されたことを特
徴とする半導体装置。
【請求項３】上記ゲート電極が、規則正しい周期で凹
凸が現れる下地基板上に形成されることを特徴とする請
求項１または２記載の半導体装置。
【請求項４】下地基板上に堆積した第１の多結晶シリ
コン膜をエッチングして、複数個の凸型からなる第１層
目のゲート電極を形成する工程と、該第１層目のゲート
電極を覆うように堆積した第２の多結晶シリコン膜を異
方性エッチングして、上端部の角の部分の形状が滑らか
な、複数個の凸型を有する第２層目のゲート電極を形成
する工程と、該第２層目のゲート電極を覆うように形成
した絶縁膜上に第３の多結晶シリコン膜を堆積する工程
と、該第３の多結晶シリコン膜の、上記第２層目のゲー
ト電極上部に相当する部分を覆うように形成したレジス
ト膜をマスクとして、イオン注入により上記第３の多結
晶シリコン膜にソース領域及びドレイン領域を形成し、
上記レジスト膜の直下をチャネル領域とする工程とを含
むことを特徴とする半導体装置の製造方法。