JPH11111981A - 半導体デバイス及びその製造方法 - Google Patents
半導体デバイス及びその製造方法Info
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Abstract
(57)【要約】
【課題】 デバイスの設計の余裕度を高め且つ高集積化
を図ることができる半導体デバイス及びその製造方法を
提供すること。 【解決手段】 基板の活性領域をフィールド領域から立
ち上がる台状に形成させ、その台状の表面にゲート電極
を形成させ、そのゲート電極の両側から立ち上がり部の
側面にかけて不純物領域を形成させた。
を図ることができる半導体デバイス及びその製造方法を
提供すること。 【解決手段】 基板の活性領域をフィールド領域から立
ち上がる台状に形成させ、その台状の表面にゲート電極
を形成させ、そのゲート電極の両側から立ち上がり部の
側面にかけて不純物領域を形成させた。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体デバイスに
関し、特にデバイスの設計の余裕度を高め且つ集積度を
高めることができる半導体デバイス及びその製造方法に
関する。
関し、特にデバイスの設計の余裕度を高め且つ集積度を
高めることができる半導体デバイス及びその製造方法に
関する。
【０００２】
【従来の技術】一般に、半導体デバイスの高集積化が要
求され、そのための様々な方法が提案されている。これ
ら方法の中でも特にゲート電極の幅を減少させる方法が
注目されている。しかし、ゲート電極の幅を減少させる
方法は、パンチスルー現象を防止し難く、さらに短チャ
ネル効果が発生して信頼性ある素子を製造し難い。この
ため、設計の余裕度を高め且つデバイスの集積度を高め
得る方法が要求されている。
求され、そのための様々な方法が提案されている。これ
ら方法の中でも特にゲート電極の幅を減少させる方法が
注目されている。しかし、ゲート電極の幅を減少させる
方法は、パンチスルー現象を防止し難く、さらに短チャ
ネル効果が発生して信頼性ある素子を製造し難い。この
ため、設計の余裕度を高め且つデバイスの集積度を高め
得る方法が要求されている。
【０００３】以下、添付図面に基づき従来の半導体デバ
イス及びその製造方法を説明する。図１ａは従来の半導
体デバイスの平面図であり、図１ｂは図１ａのＩ−Ｉ線
上の断面図である。従来の半導体デバイスは、図１ａ、
ｂに示すように、半導体基板１のフィールド領域に浅い
トレンチを絶縁材で充填した隔離部２が形成されてい
る。この隔離部２で隔離された活性領域に一方向にゲー
ト酸化膜３、ゲート電極４が積層されて形成され、ゲー
ト電極４の側面に沿って一定の厚さに側壁スペーサ６が
形成されている。半導体基板１の側壁スペーサ６の下に
は低濃度不純物領域５が形成されており、それらの外側
にソース領域７ａ、ドレイン領域７ｂが形成されてい
る。さらに、ゲート電極４の上とソース領域７ａ及びド
レイン領域７ｂの表面にシリサイド層８ａが形成されて
いる。
イス及びその製造方法を説明する。図１ａは従来の半導
体デバイスの平面図であり、図１ｂは図１ａのＩ−Ｉ線
上の断面図である。従来の半導体デバイスは、図１ａ、
ｂに示すように、半導体基板１のフィールド領域に浅い
トレンチを絶縁材で充填した隔離部２が形成されてい
る。この隔離部２で隔離された活性領域に一方向にゲー
ト酸化膜３、ゲート電極４が積層されて形成され、ゲー
ト電極４の側面に沿って一定の厚さに側壁スペーサ６が
形成されている。半導体基板１の側壁スペーサ６の下に
は低濃度不純物領域５が形成されており、それらの外側
にソース領域７ａ、ドレイン領域７ｂが形成されてい
る。さらに、ゲート電極４の上とソース領域７ａ及びド
レイン領域７ｂの表面にシリサイド層８ａが形成されて
いる。
【０００４】かかる構成を有する従来の半導体デバイス
の製造方法を以下に説明する。図２は図１ａのＩ−Ｉ線
上の従来の半導体デバイスの製造方法を示す断面図であ
る。まず、図２ａに示すように、活性領域とフィールド
領域を決めた後、フィールド領域の半導体基板１に浅い
トレンチ領域を形成し、そこに酸化膜を塗布してから研
磨工程で平坦化させて隔離部２を形成する。全面に熱酸
化工程で薄い酸化膜を形成し、酸化膜上にポリシリコン
層を塗布し、ゲート形成マスクを用いてポリシリコンと
酸化膜を異方性エッチングしてゲート酸化膜３、ゲート
電極４を形成する。このとき、デバイスの集積度を高め
るためにゲート電極４の幅を一般的なゲート電極よりも
小さく形成する。
の製造方法を以下に説明する。図２は図１ａのＩ−Ｉ線
上の従来の半導体デバイスの製造方法を示す断面図であ
る。まず、図２ａに示すように、活性領域とフィールド
領域を決めた後、フィールド領域の半導体基板１に浅い
トレンチ領域を形成し、そこに酸化膜を塗布してから研
磨工程で平坦化させて隔離部２を形成する。全面に熱酸
化工程で薄い酸化膜を形成し、酸化膜上にポリシリコン
層を塗布し、ゲート形成マスクを用いてポリシリコンと
酸化膜を異方性エッチングしてゲート酸化膜３、ゲート
電極４を形成する。このとき、デバイスの集積度を高め
るためにゲート電極４の幅を一般的なゲート電極よりも
小さく形成する。
【０００５】図２ｂに示すように、ゲート電極４をマス
クに用いてゲート電極４の両側の活性領域に低濃度不純
物イオンの注入を施して低濃度不純物領域５を形成す
る。この後、全面に気相成長法で酸化膜又は窒化膜を堆
積した後、異方性エッチングでゲート電極４を囲むよう
側壁スペーサ６を形成する。図２ｃに示すように、側壁
スペーサ６及びゲート電極４をマスクにしてゲート電極
４の両側の活性領域に不純物イオンを注入してソース領
域７ａとドレイン領域７ｂを形成する。その後、全面に
シリコン層と反応してシリサイドを形成可能な金属層８
を堆積する。例えば、Ｔｉ、Ｃｏ、Ｍｏ、Ｎｉ等のよう
な金属を堆積する。図２ｄに示すように、熱工程を施し
てソース領域７ａ及びドレイン領域７ｂの表面、及びゲ
ート電極４の表面にシリサイド層８ａを形成する。この
後、シリサイド層８ａが形成されなかった金属層８を除
去する。
クに用いてゲート電極４の両側の活性領域に低濃度不純
物イオンの注入を施して低濃度不純物領域５を形成す
る。この後、全面に気相成長法で酸化膜又は窒化膜を堆
積した後、異方性エッチングでゲート電極４を囲むよう
側壁スペーサ６を形成する。図２ｃに示すように、側壁
スペーサ６及びゲート電極４をマスクにしてゲート電極
４の両側の活性領域に不純物イオンを注入してソース領
域７ａとドレイン領域７ｂを形成する。その後、全面に
シリコン層と反応してシリサイドを形成可能な金属層８
を堆積する。例えば、Ｔｉ、Ｃｏ、Ｍｏ、Ｎｉ等のよう
な金属を堆積する。図２ｄに示すように、熱工程を施し
てソース領域７ａ及びドレイン領域７ｂの表面、及びゲ
ート電極４の表面にシリサイド層８ａを形成する。この
後、シリサイド層８ａが形成されなかった金属層８を除
去する。
【０００６】
【発明が解決しようとする課題】かかる従来の半導体デ
バイス及びその製造方法は以下の問題があった。ゲート
電極の幅を減少させてデバイスを高集積するとき、ゲー
ト電極の幅を強いて減少させると、短チャネル効果が大
きくなって信頼性あるデバイスを製造し難くなる。本発
明は、上記のような問題点を解決するためになされたも
のであり、デバイスの設計の余裕度を高め且つ高集積化
を図ることができる半導体デバイス及びその製造方法を
提供することが目的である。
バイス及びその製造方法は以下の問題があった。ゲート
電極の幅を減少させてデバイスを高集積するとき、ゲー
ト電極の幅を強いて減少させると、短チャネル効果が大
きくなって信頼性あるデバイスを製造し難くなる。本発
明は、上記のような問題点を解決するためになされたも
のであり、デバイスの設計の余裕度を高め且つ高集積化
を図ることができる半導体デバイス及びその製造方法を
提供することが目的である。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の半導体デバイスは、基板の活性領域をフィ
ールド領域から立ち上がる台状に形成させ、その台状の
表面にゲート電極を形成させ、そのゲート電極の両側か
ら立ち上がり部の側面にかけて不純物領域を形成させた
ことを特徴とする。
めの本発明の半導体デバイスは、基板の活性領域をフィ
ールド領域から立ち上がる台状に形成させ、その台状の
表面にゲート電極を形成させ、そのゲート電極の両側か
ら立ち上がり部の側面にかけて不純物領域を形成させた
ことを特徴とする。
【０００８】さらに、本発明の半導体デバイスの製造方
法は、基板に活性領域とフィールド領域を定め、フィー
ルド領域にトレンチを形成させてそのトレンチを絶縁材
で充填して隔離部を形成させ、活性領域のゲート絶縁膜
の上にゲート電極を形成し、ゲート電極の側面に側壁ス
ペーサを形成するとともに、隔離部を所定の深さにエッ
チングし、ゲート電極の両側に隔離部に達するように不
純物領域を形成することを特徴とする。
法は、基板に活性領域とフィールド領域を定め、フィー
ルド領域にトレンチを形成させてそのトレンチを絶縁材
で充填して隔離部を形成させ、活性領域のゲート絶縁膜
の上にゲート電極を形成し、ゲート電極の側面に側壁ス
ペーサを形成するとともに、隔離部を所定の深さにエッ
チングし、ゲート電極の両側に隔離部に達するように不
純物領域を形成することを特徴とする。
【０００９】
【発明の実施の形態】以下、図面に基づき本発明実施形
態の半導体デバイス及びその製造方法を説明する。図３
ａは第１実施形態の半導体デバイスの平面図であり、図
３ｂは図３ａのII−II線上の断面図であり、図４は図３
ａのII−II線上の第１実施形態の製造方法を示す図であ
り、図５は第２実施形態の半導体デバイスの製造方法を
示す同じ位置での断面図である。第１実施形態は、図３
ａ、図３ｂに示すように、半導体基板２１のフィールド
領域に隔離部２２が形成されている。この隔離部２２
は、半導体基板２１のゲート電極が形成された箇所より
一段低い箇所に形成されている。すなわち、本実施形態
においてはフィールド領域と活性領域とに段差を設けて
いる。活性領域が上でフィールド領域が下である。半導
体基板から立ち上がっている立ち上がり部である活性領
域の表面にゲート電極２４が一方方向に形成されてい
る。そのゲート電極２４の幅は立ち上がり部の幅より狭
く形成されている。ゲート電極２４の側面には絶縁物か
らなる側壁スペーサ２６が形成されている。四角の台状
に立ち上がっている立ち上り部の幅は、このゲート電極
と側壁スペーサ２６を形成させた幅より広くされ、側壁
スペーサ２６の部分の外側から立ち上がり部の側面にか
けての部分を本実施形態ではソース領域２７ａ、ドレイ
ン領域２７ｂとしている。側壁スペーサ２６の下には低
濃度不純物領域２５を形成させている。ゲート電極２４
の表面、及び側壁スペーサ２６と隔離部２２との間の露
出されたソース領域２７ａ及びドレイン領域２７ｂ上に
シリサイド層２８ａが形成されている。すなわち、本実
施形態においてはフィールド領域から四角の台状に立ち
上がっている活性領域の立ち上がっている側面から表面
の側壁スペーサが形成されている部分までをソース、ド
レイン領域として利用している。
態の半導体デバイス及びその製造方法を説明する。図３
ａは第１実施形態の半導体デバイスの平面図であり、図
３ｂは図３ａのII−II線上の断面図であり、図４は図３
ａのII−II線上の第１実施形態の製造方法を示す図であ
り、図５は第２実施形態の半導体デバイスの製造方法を
示す同じ位置での断面図である。第１実施形態は、図３
ａ、図３ｂに示すように、半導体基板２１のフィールド
領域に隔離部２２が形成されている。この隔離部２２
は、半導体基板２１のゲート電極が形成された箇所より
一段低い箇所に形成されている。すなわち、本実施形態
においてはフィールド領域と活性領域とに段差を設けて
いる。活性領域が上でフィールド領域が下である。半導
体基板から立ち上がっている立ち上がり部である活性領
域の表面にゲート電極２４が一方方向に形成されてい
る。そのゲート電極２４の幅は立ち上がり部の幅より狭
く形成されている。ゲート電極２４の側面には絶縁物か
らなる側壁スペーサ２６が形成されている。四角の台状
に立ち上がっている立ち上り部の幅は、このゲート電極
と側壁スペーサ２６を形成させた幅より広くされ、側壁
スペーサ２６の部分の外側から立ち上がり部の側面にか
けての部分を本実施形態ではソース領域２７ａ、ドレイ
ン領域２７ｂとしている。側壁スペーサ２６の下には低
濃度不純物領域２５を形成させている。ゲート電極２４
の表面、及び側壁スペーサ２６と隔離部２２との間の露
出されたソース領域２７ａ及びドレイン領域２７ｂ上に
シリサイド層２８ａが形成されている。すなわち、本実
施形態においてはフィールド領域から四角の台状に立ち
上がっている活性領域の立ち上がっている側面から表面
の側壁スペーサが形成されている部分までをソース、ド
レイン領域として利用している。
【００１０】かかる構成を有する本発明の第１実施形態
の半導体デバイスの製造方法を図４ａに示す。基板２１
に活性領域とフィールド領域を定め、フィールド領域に
隔離用の浅いトレンチを形成した後、トレンチ内に酸化
膜を堆積してから平坦化させて、すなわちトレンチを酸
化膜で充填して隔離部２２を形成する。この隔離部２２
は窒化膜を堆積して形成してもよい。次に、薄い酸化膜
２３とポリシリコン層２４を順次堆積した後、ゲート形
成マスクを用いてポリシリコン層２４と酸化膜２３とを
異方性エッチングしてゲート酸化膜２３の上にゲート電
極２４を形成する。
の半導体デバイスの製造方法を図４ａに示す。基板２１
に活性領域とフィールド領域を定め、フィールド領域に
隔離用の浅いトレンチを形成した後、トレンチ内に酸化
膜を堆積してから平坦化させて、すなわちトレンチを酸
化膜で充填して隔離部２２を形成する。この隔離部２２
は窒化膜を堆積して形成してもよい。次に、薄い酸化膜
２３とポリシリコン層２４を順次堆積した後、ゲート形
成マスクを用いてポリシリコン層２４と酸化膜２３とを
異方性エッチングしてゲート酸化膜２３の上にゲート電
極２４を形成する。
【００１１】ゲート電極２４の両側の半導体基板２１に
低濃度不純物イオンを注入して低濃度不純物領域２５を
形成する。この後、半導体基板２１に酸化膜又は窒化膜
を堆積し、異方性エッチングでゲート電極２４の両側に
側壁スペーサ２６を形成する。この側壁スペーサ２６を
形成するときのエッチングで同時に隔離部２２に堆積さ
せた酸化膜又は窒化膜を所定の深さだけエッチングす
る。したがって、図４ｂに示すように、フィールド領域
（隔離部２２）から四角の台状に立ち上がった活性領域
が形成される。その台状の立ち上り部の角の部分が露出
されている。このように同時にエッチングする場合に
は、側壁スペーサ２６と隔離部２２の絶縁物とは同じ物
質で形成されなければならない。上記のように隔離部２
２のエッチングを側壁スペーサ２６の形成とは別に形成
してもよい。すなわち、半導体基板２１上に酸化膜又は
窒化膜を堆積した後、異方性エッチングでゲート電極２
４の側面に側壁スペーサ２６を形成した後、隔離部２２
を所定の深さにエッチングして半導体基板２１の台状の
立ち上がり部の側面が露出されるようにする。この場合
には、側壁スペーサ２６の形成物質と隔離領域２２の形
成物質とは互いに異なる。例えば、側壁スペーサ２６が
窒化膜であり、隔離部２２が酸化膜である場合、酸化膜
の一部を湿式エッチングで除去することもできる。
低濃度不純物イオンを注入して低濃度不純物領域２５を
形成する。この後、半導体基板２１に酸化膜又は窒化膜
を堆積し、異方性エッチングでゲート電極２４の両側に
側壁スペーサ２６を形成する。この側壁スペーサ２６を
形成するときのエッチングで同時に隔離部２２に堆積さ
せた酸化膜又は窒化膜を所定の深さだけエッチングす
る。したがって、図４ｂに示すように、フィールド領域
（隔離部２２）から四角の台状に立ち上がった活性領域
が形成される。その台状の立ち上り部の角の部分が露出
されている。このように同時にエッチングする場合に
は、側壁スペーサ２６と隔離部２２の絶縁物とは同じ物
質で形成されなければならない。上記のように隔離部２
２のエッチングを側壁スペーサ２６の形成とは別に形成
してもよい。すなわち、半導体基板２１上に酸化膜又は
窒化膜を堆積した後、異方性エッチングでゲート電極２
４の側面に側壁スペーサ２６を形成した後、隔離部２２
を所定の深さにエッチングして半導体基板２１の台状の
立ち上がり部の側面が露出されるようにする。この場合
には、側壁スペーサ２６の形成物質と隔離領域２２の形
成物質とは互いに異なる。例えば、側壁スペーサ２６が
窒化膜であり、隔離部２２が酸化膜である場合、酸化膜
の一部を湿式エッチングで除去することもできる。
【００１２】半導体基板の立ち上がり部の露出されてい
る部分の表面にｎ型の不純物イオンを傾斜させて注入
し、この後熱拡散工程でソース領域２７ａ、ドレイン領
域２７ｂを形成する。従って、本実施形態においてはソ
ース、ドレイン領域はＬ字状に形成される。このよう
に、隔離部２２に充填した絶縁材をエッチングすること
で立ち上がった台状の部分の角の部分にＬ字状にソース
領域２７ａとドレイン領域２７ｂを形成すると、ゲート
電極２４の幅を減少させなくても、ソース領域２７ａ、
ドレイン領域２７ｂの幅を減少させることになり、全体
の幅が小さくなり、デバイスの集積度を高めることがで
きる。図４ｃに示すように、半導体基板２１にシリコン
と反応してシリサイド層を形成可能な金属層８を堆積す
る。例えば、Ｔｉ、Ｃｏ、Ｍｏ、Ｎｉ等のような金属を
蒸着する。この後、図４ｄに示すように、熱工程で金属
層８に接するゲート電極２４の表面、且つソース領域２
７ａ及びドレイン領域２７ｂの表面にシリサイド層２８
ａを形成する。この後、シリサイド層２８ａが形成され
ない金属層２８を除去する。
る部分の表面にｎ型の不純物イオンを傾斜させて注入
し、この後熱拡散工程でソース領域２７ａ、ドレイン領
域２７ｂを形成する。従って、本実施形態においてはソ
ース、ドレイン領域はＬ字状に形成される。このよう
に、隔離部２２に充填した絶縁材をエッチングすること
で立ち上がった台状の部分の角の部分にＬ字状にソース
領域２７ａとドレイン領域２７ｂを形成すると、ゲート
電極２４の幅を減少させなくても、ソース領域２７ａ、
ドレイン領域２７ｂの幅を減少させることになり、全体
の幅が小さくなり、デバイスの集積度を高めることがで
きる。図４ｃに示すように、半導体基板２１にシリコン
と反応してシリサイド層を形成可能な金属層８を堆積す
る。例えば、Ｔｉ、Ｃｏ、Ｍｏ、Ｎｉ等のような金属を
蒸着する。この後、図４ｄに示すように、熱工程で金属
層８に接するゲート電極２４の表面、且つソース領域２
７ａ及びドレイン領域２７ｂの表面にシリサイド層２８
ａを形成する。この後、シリサイド層２８ａが形成され
ない金属層２８を除去する。
【００１３】次は、本発明の第２実施形態の半導体デバ
イスの製造方法を説明する。図５ａに示すように、フィ
ールド領域に浅いトレンチを形成した後、トレンチ内に
酸化膜を堆積してから平坦化させて隔離部２２を形成す
る。この隔離部２２は窒化膜で形成してもよい。次に、
酸化膜、ポリシリコン層を順次堆積した後、ゲート形成
マスクを用いてポリシリコン層と酸化膜を異方性エッチ
ングしてゲート酸化膜２３、ゲート電極２４が積層され
るようにする。この後、トレンチ隔離部２２の所定領域
を除去して基板２１に台状の立ち上がり部を形成する。
イスの製造方法を説明する。図５ａに示すように、フィ
ールド領域に浅いトレンチを形成した後、トレンチ内に
酸化膜を堆積してから平坦化させて隔離部２２を形成す
る。この隔離部２２は窒化膜で形成してもよい。次に、
酸化膜、ポリシリコン層を順次堆積した後、ゲート形成
マスクを用いてポリシリコン層と酸化膜を異方性エッチ
ングしてゲート酸化膜２３、ゲート電極２４が積層され
るようにする。この後、トレンチ隔離部２２の所定領域
を除去して基板２１に台状の立ち上がり部を形成する。
【００１４】図５ｂに示すように、イオンを注入して立
ち上がり部表面にＬＤＤ構造を形成させてから基板２１
に酸化膜又は窒化膜を堆積した後、異方性エッチングで
ゲート電極２４の両側面に側壁スペーサ２６を形成す
る。この後、図５ｃ、図５ｄに示す方法はそれぞれ図４
ｃ、図４ｄに示す本発明の第１実施形態の方法と同様で
ある。
ち上がり部表面にＬＤＤ構造を形成させてから基板２１
に酸化膜又は窒化膜を堆積した後、異方性エッチングで
ゲート電極２４の両側面に側壁スペーサ２６を形成す
る。この後、図５ｃ、図５ｄに示す方法はそれぞれ図４
ｃ、図４ｄに示す本発明の第１実施形態の方法と同様で
ある。
【００１５】
【発明の効果】上述したような本発明の半導体デバイス
は、活性領域をフィールド領域から立ち上がる立ち上が
り部として形成し、その立ち上がり部の表面にゲート電
極を形成させ、そのゲート電極の外側から立ち上がり部
の側面にかけてソース、ドレイン領域としたので、ゲー
ト電極の大きさを変えずに全体の幅を狭くすることがで
きるので、短チャネル効果の発生無しにレイアウト上の
チップサイズを減少させることができる。また、不純物
領域の表面にシリサイド層を形成することによりソース
領域及びドレイン領域の抵抗を小さくすることができ
る。不純物領域を傾斜イオン注入で形成すると、隔離部
がエッチングされてＬ字状に形成された面にイオンを均
一に注入することができる。
は、活性領域をフィールド領域から立ち上がる立ち上が
り部として形成し、その立ち上がり部の表面にゲート電
極を形成させ、そのゲート電極の外側から立ち上がり部
の側面にかけてソース、ドレイン領域としたので、ゲー
ト電極の大きさを変えずに全体の幅を狭くすることがで
きるので、短チャネル効果の発生無しにレイアウト上の
チップサイズを減少させることができる。また、不純物
領域の表面にシリサイド層を形成することによりソース
領域及びドレイン領域の抵抗を小さくすることができ
る。不純物領域を傾斜イオン注入で形成すると、隔離部
がエッチングされてＬ字状に形成された面にイオンを均
一に注入することができる。
【図１】 従来の半導体デバイスの平面図（ａ）とＩ−
Ｉ線上の断面図（ｂ）。
Ｉ線上の断面図（ｂ）。
【図２】 図１ａのＩ−Ｉ線上での従来の半導体デバイ
スの製造方法を示す図。
スの製造方法を示す図。
【図３】 本発明実施形態の半導体デバイスの平面図
（ａ）とａのII−II線上の断面図（ｂ）。
（ａ）とａのII−II線上の断面図（ｂ）。
【図４】 図３ａのII−II線上での第１実施形態の半導
体デバイスの製造方法を示す図。
体デバイスの製造方法を示す図。
【図５】 図３ａのII−II線上での第２実施形態の半導
体デバイスの製造方法を示す図。
体デバイスの製造方法を示す図。
２１ 半導体基板 ２２ 隔離部 ２３ ゲート酸化膜 ２４ ゲート電極 ２５ ＬＤＤ領域 ２６ 側壁スペーサ ２７ａ ソース領域 ２７ｂ ドレイン領域 ２８ 金属層 ２８ａ シリサイド層 ２９ コンタクト領域
Claims (6)
- 【請求項１】 基板の活性領域をフィールド領域から立
ち上がる台状に形成させ、その台状の表面にゲート電極
を形成させ、そのゲート電極の両側から台状の立ち上が
り部の側面にかけて不純物領域を形成させたことを特徴
とする半導体デバイス。 - 【請求項２】 ゲート電極の表面及び不純物領域上に形
成されたシリサイド層をさらに備えることを特徴とする
請求項１記載の半導体デバイス。 - 【請求項３】 活性領域とフィールド領域を定め、フィ
ールド領域にトレンチを形成させ、絶縁材で充填して隔
離部を形成する工程と、 活性領域にゲート電極を形成する工程と、 ゲート電極の側面に側壁スペーサを形成するとともに、
隔離部を所定の深さにエッチングする工程と、 側壁スペーサを形成させたゲート電極の両側から隔離部
に達する部分に不純物領域を形成する工程とを備えるこ
とを特徴とする半導体デバイスの製造方法。 - 【請求項４】 活性領域とフィールド領域を定め、フィ
ールド領域にトレンチを形成させ、絶縁材で充填して隔
離部を形成する工程と、 活性領域にゲート電極を形成する工程と、 ゲート電極の側面に側壁スペーサを形成する工程と、 隔離部を所定の深さにエッチングする工程と、 側壁スペーサを形成させたゲート電極の両側から隔離部
に達する部分に不純物領域を形成する工程とを備えるこ
とを特徴とする半導体デバイスの製造方法。 - 【請求項５】 ゲート電極の表面及び不純物領域上にシ
リサイド層を形成する工程をさらに備えることを特徴と
する請求項３、４いずれかに記載の半導体デバイスの製
造方法。 - 【請求項６】 不純物領域は傾斜イオン注入で形成させ
ることを特徴とする請求項３、４いずれかに記載の半導
体デバイスの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR48550/1997 | 1997-09-24 | ||
| KR1019970048550A KR100344818B1 (ko) | 1997-09-24 | 1997-09-24 | 반도체소자및그의제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11111981A true JPH11111981A (ja) | 1999-04-23 |
Family
ID=19521609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10034553A Pending JPH11111981A (ja) | 1997-09-24 | 1998-02-17 | 半導体デバイス及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6017801A (ja) |
| JP (1) | JPH11111981A (ja) |
| KR (1) | KR100344818B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100691009B1 (ko) * | 2005-05-27 | 2007-03-09 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| CN103107195A (zh) * | 2011-11-15 | 2013-05-15 | 台湾积体电路制造股份有限公司 | 半导体器件的应变结构 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6133105A (en) * | 1999-04-27 | 2000-10-17 | United Microelectronics Corp. | Method of manufacturing borderless contact hole including a silicide layer on source/drain and sidewall of trench isolation structure |
| DE10052208C2 (de) * | 2000-10-20 | 2002-11-28 | Advanced Micro Devices Inc | Verfahren zur Herstellung eines Feldeffekttransistors mittels einer Justiertechnologie auf der Grundlage von Seitenwandabstandselementen |
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| KR100414735B1 (ko) * | 2001-12-10 | 2004-01-13 | 주식회사 하이닉스반도체 | 반도체소자 및 그 형성 방법 |
| US6812103B2 (en) * | 2002-06-20 | 2004-11-02 | Micron Technology, Inc. | Methods of fabricating a dielectric plug in MOSFETS to suppress short-channel effects |
| KR100466207B1 (ko) * | 2002-07-04 | 2005-01-13 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
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| US7253481B2 (en) * | 2005-07-14 | 2007-08-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | High performance MOS device with graded silicide |
| US8530355B2 (en) | 2005-12-23 | 2013-09-10 | Infineon Technologies Ag | Mixed orientation semiconductor device and method |
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| US20100032759A1 (en) * | 2008-08-11 | 2010-02-11 | International Business Machines Corporation | self-aligned soi schottky body tie employing sidewall silicidation |
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| US9177968B1 (en) | 2014-09-19 | 2015-11-03 | Silanna Semiconductor U.S.A., Inc. | Schottky clamped radio frequency switch |
| CN111952367B (zh) * | 2019-05-15 | 2024-06-07 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
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| KR900007686B1 (ko) * | 1986-10-08 | 1990-10-18 | 후지쓰 가부시끼가이샤 | 선택적으로 산화된 실리콘 기판상에 에피택셜 실리콘층과 다결정 실리콘층을 동시에 성장시키는 기상 증착방법 |
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1997
- 1997-09-24 KR KR1019970048550A patent/KR100344818B1/ko not_active IP Right Cessation
-
1998
- 1998-01-13 US US09/006,479 patent/US6017801A/en not_active Expired - Lifetime
- 1998-02-17 JP JP10034553A patent/JPH11111981A/ja active Pending
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| CN103107195B (zh) * | 2011-11-15 | 2015-10-21 | 台湾积体电路制造股份有限公司 | 半导体器件的应变结构 |
Also Published As
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| KR100344818B1 (ko) | 2002-11-18 |
| KR19990026437A (ko) | 1999-04-15 |
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