JPH0454994B2 - - Google Patents
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- JPH0454994B2 JPH0454994B2 JP58023361A JP2336183A JPH0454994B2 JP H0454994 B2 JPH0454994 B2 JP H0454994B2 JP 58023361 A JP58023361 A JP 58023361A JP 2336183 A JP2336183 A JP 2336183A JP H0454994 B2 JPH0454994 B2 JP H0454994B2
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- 230000015556 catabolic process Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
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Description
【発明の詳細な説明】
〔技術分野〕
この発明は、網目構造を持つMOS型トランジ
スタに関する。
スタに関する。
MOS型トランジスタを電力制御用として用い
る場合、ソース・ドレイン間の耐圧（破壊電圧）
BVDSは高いのが望ましく、オン抵抗RONは低いの
が望ましい。縦型のＮチヤネルMOS型トランジ
スタでは、耐圧は主としてドレイン領域のN-層
の比抵抗値ρN-と厚みtN-で決定され、耐圧を高く
するためにはこれら比抵抗値と厚みをともに大き
くする必要がある。しかし、そうすると、オン抵
抗が不可避的に大きくなる。
る場合、ソース・ドレイン間の耐圧（破壊電圧）
BVDSは高いのが望ましく、オン抵抗RONは低いの
が望ましい。縦型のＮチヤネルMOS型トランジ
スタでは、耐圧は主としてドレイン領域のN-層
の比抵抗値ρN-と厚みtN-で決定され、耐圧を高く
するためにはこれら比抵抗値と厚みをともに大き
くする必要がある。しかし、そうすると、オン抵
抗が不可避的に大きくなる。
そこで、目標とする耐圧が得られる範囲内でオ
ン抵抗を最小にするか、逆に目標とするオン抵抗
が得られる範囲内で耐圧を最大にするかが求めら
れ、これらを実現するために、種々のトランジス
タ構造やトランジスタ配列が提案されている。
ン抵抗を最小にするか、逆に目標とするオン抵抗
が得られる範囲内で耐圧を最大にするかが求めら
れ、これらを実現するために、種々のトランジス
タ構造やトランジスタ配列が提案されている。
その中のひとつに、第１図にみるような、いわ
ゆるメツシユ構造のものがある。このものはN+
形基板表面にN-層が形成されてドレイン領域１
が構成され、その表面側に図ａに斜破線で示され
ているようにゲート電極２が格子状に形成され、
その網目にあたる部分にソース領域３…が形成さ
れている。ゲート電極２は酸化膜４で被覆され、
その上にソース電極５が形成されている、ドレイ
ン領域１のN+層裏面にはドレイン電極６が形成
されている。図中、７はセルをあらわす。
ゆるメツシユ構造のものがある。このものはN+
形基板表面にN-層が形成されてドレイン領域１
が構成され、その表面側に図ａに斜破線で示され
ているようにゲート電極２が格子状に形成され、
その網目にあたる部分にソース領域３…が形成さ
れている。ゲート電極２は酸化膜４で被覆され、
その上にソース電極５が形成されている、ドレイ
ン領域１のN+層裏面にはドレイン電極６が形成
されている。図中、７はセルをあらわす。
チヤネル幅Ｗは単位面積あたりのセル外周辺の
長さに比例する。したがつて、この構造によれ
ば、トランジスタ密度を高めてチヤネル幅Ｗを大
きくすることができるようになる。チヤネル幅が
大きくなれば、Ｗ／Ｌ値（Ｌはチヤネル長）が大
きくなり、オン抵抗が小さくなる。
長さに比例する。したがつて、この構造によれ
ば、トランジスタ密度を高めてチヤネル幅Ｗを大
きくすることができるようになる。チヤネル幅が
大きくなれば、Ｗ／Ｌ値（Ｌはチヤネル長）が大
きくなり、オン抵抗が小さくなる。
ところで、セル寸法をLs、セル間隔をLGとす
ると、上記網目構造では、トランジスタ密度を高
めるとセル間隔LGが小さくなる。そのため、ド
レイン領域１における電子が流れる部分の面積が
減少し、N-層の抵抗が増大する。これは、オン
抵抗を増大させる原因となるため、第１図の構造
によるかぎり、トランジスタ密度を高めてオン抵
抗を小さくすることには限界がある。
ると、上記網目構造では、トランジスタ密度を高
めるとセル間隔LGが小さくなる。そのため、ド
レイン領域１における電子が流れる部分の面積が
減少し、N-層の抵抗が増大する。これは、オン
抵抗を増大させる原因となるため、第１図の構造
によるかぎり、トランジスタ密度を高めてオン抵
抗を小さくすることには限界がある。
〔発明の目的〕
そこで、この発明は、電力制御用の縦型MOS
トランジスタにおいて、トランジスタ密度を高め
てもオン抵抗を増大させることのない新規なメツ
シユ構造トランジスタを提供することを目的とす
る。
トランジスタにおいて、トランジスタ密度を高め
てもオン抵抗を増大させることのない新規なメツ
シユ構造トランジスタを提供することを目的とす
る。
上記目的を達成するために、この発明に係る
MOS型トランジスタは、N+形基板の表面側部分
がN-層に形成されてドレイン領域が構成され、
前記N-層の表面部分にＰ領域が格子状に形成さ
れ、このＰ領域の表面部分に前記格子状に沿つた
形でソース領域用のN+層が格子状に形成されて
いて、この格子の網目にあたる部分に、ゲート電
極が、絶縁膜を介して、かつゲート電極端部が前
記N-層とN+層の間のＰ領域表面の上方に位置す
るようにして設置されていることを特徴とする。
以下にこれを、その実施例をあらわす図面に基い
て詳しく述べる。
MOS型トランジスタは、N+形基板の表面側部分
がN-層に形成されてドレイン領域が構成され、
前記N-層の表面部分にＰ領域が格子状に形成さ
れ、このＰ領域の表面部分に前記格子状に沿つた
形でソース領域用のN+層が格子状に形成されて
いて、この格子の網目にあたる部分に、ゲート電
極が、絶縁膜を介して、かつゲート電極端部が前
記N-層とN+層の間のＰ領域表面の上方に位置す
るようにして設置されていることを特徴とする。
以下にこれを、その実施例をあらわす図面に基い
て詳しく述べる。
第２図にみるように、この発明にかかるMOS
型トランジスタは、N+形のシリコン単結晶基板
の表面側部分にN-層が形成されてドレイン領域
１１が構成されている。ドレイン領域１１のN-
層の表面部分にはＰ領域１７が正方形格子状に形
成され、このＰ領域１７の表面部分に前記格子状
に沿つた形でソース領域用のN+層１２が正方形
格子状に形成されており、その網目にあたる部分
にはSiO2酸化膜１３で被覆された正方形ゲート
電極１４…が図ａに斜破線で示すように、すなわ
ち電極端部が前記N-層とN+層の間のＰ領域１７
表面の上方に位置するようにして配置されてい
る。図示はしないが、各ゲート電極は滴宜の配線
方法により外部端子に接続されている。各ゲート
電極を包んでいる酸化膜の表面および間隙はソー
ス電極１５で覆われ、他方、ドレイン領域１１に
おけるN+層の裏面にはドレイン電極１６が形成
されている。図中、１７はソース領域１２を囲む
Ｐ領域をあらわす。
型トランジスタは、N+形のシリコン単結晶基板
の表面側部分にN-層が形成されてドレイン領域
１１が構成されている。ドレイン領域１１のN-
層の表面部分にはＰ領域１７が正方形格子状に形
成され、このＰ領域１７の表面部分に前記格子状
に沿つた形でソース領域用のN+層１２が正方形
格子状に形成されており、その網目にあたる部分
にはSiO2酸化膜１３で被覆された正方形ゲート
電極１４…が図ａに斜破線で示すように、すなわ
ち電極端部が前記N-層とN+層の間のＰ領域１７
表面の上方に位置するようにして配置されてい
る。図示はしないが、各ゲート電極は滴宜の配線
方法により外部端子に接続されている。各ゲート
電極を包んでいる酸化膜の表面および間隙はソー
ス電極１５で覆われ、他方、ドレイン領域１１に
おけるN+層の裏面にはドレイン電極１６が形成
されている。図中、１７はソース領域１２を囲む
Ｐ領域をあらわす。
このトランジスタでは、電子は、ソース電極１
５→格子状のソース領域（N+）１２→チヤネル
（Ｐ）→正方形のドレイン領域（N-，N+）→ド
レイン電極１６と流れる。
５→格子状のソース領域（N+）１２→チヤネル
（Ｐ）→正方形のドレイン領域（N-，N+）→ド
レイン電極１６と流れる。
この構造から分かるように、このMOS型トラ
ンジスタでは、トランジスタ密度を高めるために
は、セル寸法に対するセル間隔の比LG／LSを大
きくすればよい。そして、そのようにしても、セ
ル間隔LGが小さくならない。そのため、ドレイ
ン抵抗を増大させることなくトランジスタ密度を
高めること、したがつてＷ／Ｌ値を大きくするこ
とができる。
ンジスタでは、トランジスタ密度を高めるために
は、セル寸法に対するセル間隔の比LG／LSを大
きくすればよい。そして、そのようにしても、セ
ル間隔LGが小さくならない。そのため、ドレイ
ン抵抗を増大させることなくトランジスタ密度を
高めること、したがつてＷ／Ｌ値を大きくするこ
とができる。
従来は、セル形状が正方形であつたため、セル
の部分において、Ｐ層がＮ層中で第３図にみるよ
うに形成される。すなわち、セルの四隅には凸球
面状のPN接合８ができる。この球面接合は他の
PN接合（円柱状、平面状）に比べて耐圧が低
く、高耐圧を実現する上で妨げとなつていた。と
ころが、上記この発明の構成によれば、ソース領
域１２を囲むＰ領域１７が格子状に形成されるよ
うになるため、このような凸球面接合が生じな
い。このような点でも、この発明のMOS型トラ
ンジスタは、高耐圧を得る上で有利である。
の部分において、Ｐ層がＮ層中で第３図にみるよ
うに形成される。すなわち、セルの四隅には凸球
面状のPN接合８ができる。この球面接合は他の
PN接合（円柱状、平面状）に比べて耐圧が低
く、高耐圧を実現する上で妨げとなつていた。と
ころが、上記この発明の構成によれば、ソース領
域１２を囲むＰ領域１７が格子状に形成されるよ
うになるため、このような凸球面接合が生じな
い。このような点でも、この発明のMOS型トラ
ンジスタは、高耐圧を得る上で有利である。
単位面積あたりの外周辺の長さ（チヤネル幅Ｗ
はこれに比例する）は、三角形がもつとも長く、
それより多角形になるほど短くなる。そのような
意味では、従来の構造では六角形セル（ゲート電
極は亀甲格子になる）は必ずしも有効でなかつ
た。ところが、この発明によれば、第４図にみる
ように、Ｐ領域１７が亀甲格子形に形成され、し
たがつてソース領域が亀甲格子状に形成され、そ
の網目に六角形のゲート電極１４が斜破線で示す
ように配置されて、やはり、有効ドレイン面積を
大きくとることができ、オン抵抗を増大させな
い。
はこれに比例する）は、三角形がもつとも長く、
それより多角形になるほど短くなる。そのような
意味では、従来の構造では六角形セル（ゲート電
極は亀甲格子になる）は必ずしも有効でなかつ
た。ところが、この発明によれば、第４図にみる
ように、Ｐ領域１７が亀甲格子形に形成され、し
たがつてソース領域が亀甲格子状に形成され、そ
の網目に六角形のゲート電極１４が斜破線で示す
ように配置されて、やはり、有効ドレイン面積を
大きくとることができ、オン抵抗を増大させな
い。
第１図ａは従来の正方形メツシユ構造MOS型
トランジスタの平面図、第１図ｂは第１図ａの
−線に沿う断面図、第２図ａはこの発明にかか
る正方形メツシユ構造MOS型トランジスタの平
面図、第２図ｂは第２図ａの−線に沿う断面
図、第３図は上記従来例のPN接合面を示す斜視
図、第４図はこの発明にかかる六角形メツシユ構
造MOS型トランジスタの平面図である。 １１……ドレイン領域、１２……ソース領域、
１３……酸化膜、１４……ゲート電極、１７……
セル。
トランジスタの平面図、第１図ｂは第１図ａの
−線に沿う断面図、第２図ａはこの発明にかか
る正方形メツシユ構造MOS型トランジスタの平
面図、第２図ｂは第２図ａの−線に沿う断面
図、第３図は上記従来例のPN接合面を示す斜視
図、第４図はこの発明にかかる六角形メツシユ構
造MOS型トランジスタの平面図である。 １１……ドレイン領域、１２……ソース領域、
１３……酸化膜、１４……ゲート電極、１７……
セル。
Claims (1)
- １ N+形基板の表面側部分がN-層に形成されて
ドレイン領域が構成され、前記N-層の表面部分
にＰ領域が格子状に形成され、このＰ領域の表面
部分に前記格子状に沿つた形でソース領域用の
N+層が格子状に形成されていて、この格子の網
目にあたる部分に、ゲート電極が、絶縁膜を介し
て、かつゲート電極端部が前記N-層とN+層の間
のＰ領域表面の上方に位置するようにして設置さ
れているMOS型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58023361A JPS59149058A (ja) | 1983-02-15 | 1983-02-15 | Ｍｏｓ型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58023361A JPS59149058A (ja) | 1983-02-15 | 1983-02-15 | Ｍｏｓ型トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59149058A JPS59149058A (ja) | 1984-08-25 |
| JPH0454994B2 true JPH0454994B2 (ja) | 1992-09-01 |
Family
ID=12108428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58023361A Granted JPS59149058A (ja) | 1983-02-15 | 1983-02-15 | Ｍｏｓ型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59149058A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2585505B2 (ja) * | 1984-09-29 | 1997-02-26 | 株式会社東芝 | 導電変調型ｍｏｓｆｅｔ |
| US4823176A (en) * | 1987-04-03 | 1989-04-18 | General Electric Company | Vertical double diffused metal oxide semiconductor (VDMOS) device including high voltage junction exhibiting increased safe operating area |
| JPH07120798B2 (ja) * | 1988-03-18 | 1995-12-20 | 三洋電機株式会社 | 縦型ｍｏｓｆｅｔ |
| JPH025484A (ja) * | 1988-06-23 | 1990-01-10 | Fuji Electric Co Ltd | Ｍｏｓ型半導体素子 |
| JPH02150068A (ja) * | 1988-11-30 | 1990-06-08 | Fuji Electric Co Ltd | 二重拡散ｍｏｓｆｅｔ |
| JPH0396282A (ja) * | 1989-09-08 | 1991-04-22 | Fuji Electric Co Ltd | 絶縁ゲート型半導体装置 |
| JP2752184B2 (ja) * | 1989-09-11 | 1998-05-18 | 株式会社東芝 | 電力用半導体装置 |
| JPH0793436B2 (ja) * | 1989-11-14 | 1995-10-09 | 三洋電機株式会社 | 縦型ｍｏｓｆｅｔ |
| IT1247293B (it) * | 1990-05-09 | 1994-12-12 | Int Rectifier Corp | Dispositivo transistore di potenza presentante una regione ultra-profonda, a maggior concentrazione |
| US5766966A (en) * | 1996-02-09 | 1998-06-16 | International Rectifier Corporation | Power transistor device having ultra deep increased concentration region |
| US5223732A (en) * | 1991-05-28 | 1993-06-29 | Motorola, Inc. | Insulated gate semiconductor device with reduced based-to-source electrode short |
| JPH07142709A (ja) * | 1993-06-22 | 1995-06-02 | Nec Corp | 縦型ｍｏｓｆｅｔ |
| JP7360974B2 (ja) * | 2020-03-06 | 2023-10-13 | 日産自動車株式会社 | 半導体コンデンサおよびその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57109376A (en) * | 1980-08-18 | 1982-07-07 | Int Rectifier Corp | High power mosfet |
-
1983
- 1983-02-15 JP JP58023361A patent/JPS59149058A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57109376A (en) * | 1980-08-18 | 1982-07-07 | Int Rectifier Corp | High power mosfet |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59149058A (ja) | 1984-08-25 |
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