JPH0555889A - 半導体入・出力バツフア回路 - Google Patents
半導体入・出力バツフア回路Info
- Publication number
- JPH0555889A JPH0555889A JP3214888A JP21488891A JPH0555889A JP H0555889 A JPH0555889 A JP H0555889A JP 3214888 A JP3214888 A JP 3214888A JP 21488891 A JP21488891 A JP 21488891A JP H0555889 A JPH0555889 A JP H0555889A
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- JP
- Japan
- Prior art keywords
- circuit
- test mode
- input
- channel mos
- output
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】テストモード時に出力回路の負荷駆動能力を低
減させることにより負荷のＬＳＩテスタのコンパレータ
に流れるピーク電流を小さくし、電源グランドノイズを
低減する。 【構成】テストモードを“Ｌ”レベルにすると、出力回
路３のＭＯＳトランジスタＱ3 ，Ｑ4 はオフ状態とな
り、残りのＭＯＳトランジスタＱ1，Ｑ2 で負荷端子Ｔ5
に接続されているＬＳＩテスタを駆動する。通常時は
内部出力信号Ｓ1 が全トランジスタを駆動する。
減させることにより負荷のＬＳＩテスタのコンパレータ
に流れるピーク電流を小さくし、電源グランドノイズを
低減する。 【構成】テストモードを“Ｌ”レベルにすると、出力回
路３のＭＯＳトランジスタＱ3 ，Ｑ4 はオフ状態とな
り、残りのＭＯＳトランジスタＱ1，Ｑ2 で負荷端子Ｔ5
に接続されているＬＳＩテスタを駆動する。通常時は
内部出力信号Ｓ1 が全トランジスタを駆動する。
Description
【０００１】
【産業上の利用分野】本発明は半導体入・出力バッファ
回路に関する。
回路に関する。
【０００２】
【従来の技術】一般に半導体集積回路は図２に示すよう
に入・出力バッファ回路２ａは、内部回路１からの内部
出力信号Ｓ1 を入力し、出力端子Ｔ１に出力信号Ｓ3aを
出力する出力回路３ａの複数個と、入力端子Ｔ３，Ｔ３
からの入力信号を内部回路１に伝える入力回路ＩＢ1 と
を含んでいる。
に入・出力バッファ回路２ａは、内部回路１からの内部
出力信号Ｓ1 を入力し、出力端子Ｔ１に出力信号Ｓ3aを
出力する出力回路３ａの複数個と、入力端子Ｔ３，Ｔ３
からの入力信号を内部回路１に伝える入力回路ＩＢ1 と
を含んでいる。
【０００３】従来の入・出力バッファ回路３ａは内部出
力信号Ｓ1 をゲート回路ＧＮ1 ，ＧＮ2 の一方の入力端
に入力し、これらのゲート回路ＧＮ1 ，ＧＮ2 で遅延さ
せゲート信号ＳＧ1 ，ＳＧ2 を相手のゲート回路ＧＮ2
，ＧＮ1 の他の入力端に入力してゲート信号ＳＧ1 ，
ＳＧ2 をＰチャネルＭＯＳトランジスタＱ3 とＮチャネ
ルＭＯＳトランジスタＱ4 のゲートに供給して両トラン
ジスタＱ3 ，Ｑ4 が同時に導通状態にならないようにし
て、出力回路３ａのＣＭＯＳトランジスタの貫通電流を
低減させ、それに起因するグランド（例えば特開平１−
３０９４１３）電源ノイズを低減させていた。
力信号Ｓ1 をゲート回路ＧＮ1 ，ＧＮ2 の一方の入力端
に入力し、これらのゲート回路ＧＮ1 ，ＧＮ2 で遅延さ
せゲート信号ＳＧ1 ，ＳＧ2 を相手のゲート回路ＧＮ2
，ＧＮ1 の他の入力端に入力してゲート信号ＳＧ1 ，
ＳＧ2 をＰチャネルＭＯＳトランジスタＱ3 とＮチャネ
ルＭＯＳトランジスタＱ4 のゲートに供給して両トラン
ジスタＱ3 ，Ｑ4 が同時に導通状態にならないようにし
て、出力回路３ａのＣＭＯＳトランジスタの貫通電流を
低減させ、それに起因するグランド（例えば特開平１−
３０９４１３）電源ノイズを低減させていた。
【０００４】
【発明が解決しようとする課題】この従来の半導体入・
出力バッファ回路では、出力回路の貫通電流によるグラ
ンド電源ノイズを低減させることはできる。
出力バッファ回路では、出力回路の貫通電流によるグラ
ンド電源ノイズを低減させることはできる。
【０００５】しかし、テストモード時に出力端子に接続
するＬＳＩテスタのコンパレータの入力容量及び測定治
具容量は１００ｐＦ以上あり、ＬＳＩテスタのコンパレ
ータを駆動させるために貫通電流に比べてピーク時で約
２０倍以上負荷電流が流れる。
するＬＳＩテスタのコンパレータの入力容量及び測定治
具容量は１００ｐＦ以上あり、ＬＳＩテスタのコンパレ
ータを駆動させるために貫通電流に比べてピーク時で約
２０倍以上負荷電流が流れる。
【０００６】従ってＣＭＯＳインバータの貫通電流を低
減しても、負荷この駆動電流によって電源・グランドノ
イズが発生してしまうという問題点があった。
減しても、負荷この駆動電流によって電源・グランドノ
イズが発生してしまうという問題点があった。
【０００７】
【課題を解決するための手段】本発明の半導体入・出力
バッファ回路は、少なくとも２個以上のＮチャネルＭＯ
Ｓトランジスタを並列に接続したＮチャネルＭＯＳトラ
ンジスタ群と、少なくとも２個以上ＰチャネルＭＯＳト
ランジスタを並列に接続したＰチャネルＭＯＳトランジ
スタ群のドレイン間を共通に接続して構成したＣＭＯＳ
インバータ回路と、テストモードにおいて前記ＣＭＯＳ
インバータ回路の少なくとも１個以上のＮチャネルＭＯ
Ｓトランジスタのゲートと１個以上のＰチャネルＭＯＳ
トランジスタのゲートに外部からのテストモード信号を
入力してオフ状態にする論理ゲートを有する複数の出力
回路を有して構成されている。
バッファ回路は、少なくとも２個以上のＮチャネルＭＯ
Ｓトランジスタを並列に接続したＮチャネルＭＯＳトラ
ンジスタ群と、少なくとも２個以上ＰチャネルＭＯＳト
ランジスタを並列に接続したＰチャネルＭＯＳトランジ
スタ群のドレイン間を共通に接続して構成したＣＭＯＳ
インバータ回路と、テストモードにおいて前記ＣＭＯＳ
インバータ回路の少なくとも１個以上のＮチャネルＭＯ
Ｓトランジスタのゲートと１個以上のＰチャネルＭＯＳ
トランジスタのゲートに外部からのテストモード信号を
入力してオフ状態にする論理ゲートを有する複数の出力
回路を有して構成されている。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例の回路図である。入・出力
バッファ回路２は一端に内部出力信号Ｓ1 を入力し他端
にテストモード信号ＳＭの反転信号を入力する２入力Ｏ
Ｒ回路ＧＯと、一端に内部出力信号Ｓ1 と入力し他端に
テストモード信号ＳＭを入力する２入力ＡＮＤ回路ＧＡ
と、そのＯＲ信号ＳＯとＡＮＤ信号ＳＡをゲートに入力
するＭＯＳトランジスタＱ3 ，Ｑ4 のＣＭＯＳインバー
タと、信号Ｓ1 を共通ゲートＧに入力し共通ドレインが
ＤトランジスタＱ3 ，Ｑ4 のドレインおよび負荷端子Ｔ
１に接続するトランジスタＱ1 ，Ｑ2 のＣＭＯＳトラン
ジスタを有する出力回路３を複数個有している。
る。図１は本発明の一実施例の回路図である。入・出力
バッファ回路２は一端に内部出力信号Ｓ1 を入力し他端
にテストモード信号ＳＭの反転信号を入力する２入力Ｏ
Ｒ回路ＧＯと、一端に内部出力信号Ｓ1 と入力し他端に
テストモード信号ＳＭを入力する２入力ＡＮＤ回路ＧＡ
と、そのＯＲ信号ＳＯとＡＮＤ信号ＳＡをゲートに入力
するＭＯＳトランジスタＱ3 ，Ｑ4 のＣＭＯＳインバー
タと、信号Ｓ1 を共通ゲートＧに入力し共通ドレインが
ＤトランジスタＱ3 ，Ｑ4 のドレインおよび負荷端子Ｔ
１に接続するトランジスタＱ1 ，Ｑ2 のＣＭＯＳトラン
ジスタを有する出力回路３を複数個有している。
【０００９】テストモード時に入・出力バッファ回路２
のテストモード端子Ｔ5 のテストモード信号ＳＭを
“Ｌ”レベルにすると出力回路３の中の２入力ＡＮＤ回
路ＧＡのＡＮＤ信号ＳＡは“Ｌ”レベルに、また２入力
ＯＲ回路ＧＯのＯＲ信号ＳＯは“Ｈ”レベルとなり、Ｐ
チャネルＭＯＳトランジスタＱ3 ，ＮチャネルＭＯＳト
ランジスタＱ4 は共にオフ状態となる。従って、テスト
モード時には出力回路３の負荷駆動能力を通常時の２分
の１に低減することができる。
のテストモード端子Ｔ5 のテストモード信号ＳＭを
“Ｌ”レベルにすると出力回路３の中の２入力ＡＮＤ回
路ＧＡのＡＮＤ信号ＳＡは“Ｌ”レベルに、また２入力
ＯＲ回路ＧＯのＯＲ信号ＳＯは“Ｈ”レベルとなり、Ｐ
チャネルＭＯＳトランジスタＱ3 ，ＮチャネルＭＯＳト
ランジスタＱ4 は共にオフ状態となる。従って、テスト
モード時には出力回路３の負荷駆動能力を通常時の２分
の１に低減することができる。
【００１０】実働作時には、テストモード端子Ｔ5 を
“Ｈ”レベルにすると２入力ＯＲ回路ＧＯ，２入力ＡＮ
Ｄ回路ＧＡは、内部回路１からの内部出力信号Ｓ1 をゲ
ート回路ＧＯ，ＧＡを介してＭＯＳトランジスタＱ3 ，
Ｑ4 のゲートに伝えるので、ＭＯＳトランジスタＱ1 ，
Ｑ2 ，Ｑ3 ，Ｑ4 で負荷端子Ｔ1 に接続された負荷を負
荷駆動電流Ｓ3 で駆動する。
“Ｈ”レベルにすると２入力ＯＲ回路ＧＯ，２入力ＡＮ
Ｄ回路ＧＡは、内部回路１からの内部出力信号Ｓ1 をゲ
ート回路ＧＯ，ＧＡを介してＭＯＳトランジスタＱ3 ，
Ｑ4 のゲートに伝えるので、ＭＯＳトランジスタＱ1 ，
Ｑ2 ，Ｑ3 ，Ｑ4 で負荷端子Ｔ1 に接続された負荷を負
荷駆動電流Ｓ3 で駆動する。
【００１１】従ってテストモード時に負荷駆動能力を２
分の１に低下させるので、負荷端子Ｔ1 に接続されるＬ
ＳＩテスタのコンパレータ、瞬時に流れる電流を通常時
の２分の１に小さくすることにより、電源・グランドノ
イズの発生を低減することができる。
分の１に低下させるので、負荷端子Ｔ1 に接続されるＬ
ＳＩテスタのコンパレータ、瞬時に流れる電流を通常時
の２分の１に小さくすることにより、電源・グランドノ
イズの発生を低減することができる。
【００１２】ここで、それぞれの出力回路３のＣＭＯＳ
トランジスタＱ3 ，Ｑ4 にそれぞれ並列のトランジスタ
を附加すれば、テストモードでの負荷駆動能力を実働時
の３分の１にすることができる。
トランジスタＱ3 ，Ｑ4 にそれぞれ並列のトランジスタ
を附加すれば、テストモードでの負荷駆動能力を実働時
の３分の１にすることができる。
【００１３】
【発明の効果】以上説明したように本発明の半導体入・
出力バッファ回路は、外部テストモード端子に制御信号
を加えて出力回路の一部のＭＯＳトランジスタをオフ状
態にしたので、テストモード時には出力回路の負荷駆動
能力を低下させて、ＬＳＩテスタのコンパレータに流れ
るピーク電流を小さくしそれに起因する電源・グランド
ノイズを低減させる効果を有する。
出力バッファ回路は、外部テストモード端子に制御信号
を加えて出力回路の一部のＭＯＳトランジスタをオフ状
態にしたので、テストモード時には出力回路の負荷駆動
能力を低下させて、ＬＳＩテスタのコンパレータに流れ
るピーク電流を小さくしそれに起因する電源・グランド
ノイズを低減させる効果を有する。
【図１】本発明の一実施例の回路図である。
【図２】従来の半導体入・出力バッファ回路の一例の回
路図である。
路図である。
１ 内部回路ブロック ２ 半導体入・出力バッファ回路 ３ 出力回路 ＩＢ1 〜ＩＢ3 入力回路 Ｔ1 ，Ｔ2 負荷端子 Ｔ5 テストモード端子 Ｑ1 ，Ｑ3 ＰチャネルＭＯＳトランジスタ Ｑ2 ，Ｑ4 ＮチャネルＭＯＳトランジスタ ＧＩ インバータ回路 ＧＯ ２入力ＯＲ回路 ＧＡ ２入力ＡＮＤ回路 Ｓ1 内部出力信号 Ｓ3 負荷駆動電流 ＳＡ アンド出力信号 ＳＯ オア出力信号
Claims (1)
- 【請求項１】 少なくとも２個以上のＮチャネルＭＯＳ
トランジスタを並列に接続したＮチャネルＭＯＳトラン
ジスタ群と、少なくとも２個以上ＰチャネルＭＯＳトラ
ンジスタを並列に接続したＰチャネルＭＯＳトランジス
タ群のドレイン間を共通に接続して構成したＣＭＯＳイ
ンバータ回路と、テストモードにおいて前記ＣＭＯＳイ
ンバータ回路の少なくとも１個以上のＮチャネルＭＯＳ
トランジスタのゲートと１個以上のＰチャネルＭＯＳト
ランジスタのゲートに外部からのテストモード信号を入
力してオフ状態にする論理ゲートを有する複数の出力回
路を有することを特徴とする半導体入・出力バッファ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3214888A JPH0555889A (ja) | 1991-08-27 | 1991-08-27 | 半導体入・出力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3214888A JPH0555889A (ja) | 1991-08-27 | 1991-08-27 | 半導体入・出力バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555889A true JPH0555889A (ja) | 1993-03-05 |
Family
ID=16663231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3214888A Pending JPH0555889A (ja) | 1991-08-27 | 1991-08-27 | 半導体入・出力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555889A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5736849A (en) * | 1994-08-25 | 1998-04-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and test method for connection between semiconductor devices |
| JP2003110417A (ja) * | 2001-09-26 | 2003-04-11 | Mitsubishi Electric Corp | 半導体集積回路およびマルチチップパッケージ |
-
1991
- 1991-08-27 JP JP3214888A patent/JPH0555889A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5736849A (en) * | 1994-08-25 | 1998-04-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and test method for connection between semiconductor devices |
| JP2003110417A (ja) * | 2001-09-26 | 2003-04-11 | Mitsubishi Electric Corp | 半導体集積回路およびマルチチップパッケージ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000829 |