JPH0555889A - 半導体入・出力バツフア回路 - Google Patents
半導体入・出力バツフア回路Info
- Publication number
- JPH0555889A JPH0555889A JP3214888A JP21488891A JPH0555889A JP H0555889 A JPH0555889 A JP H0555889A JP 3214888 A JP3214888 A JP 3214888A JP 21488891 A JP21488891 A JP 21488891A JP H0555889 A JPH0555889 A JP H0555889A
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- JP
- Japan
- Prior art keywords
- circuit
- test mode
- input
- channel mos
- output
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】テストモード時に出力回路の負荷駆動能力を低
減させることにより負荷のLSIテスタのコンパレータ
に流れるピーク電流を小さくし、電源グランドノイズを
低減する。 【構成】テストモードを“L”レベルにすると、出力回
路3のMOSトランジスタQ3 ,Q4 はオフ状態とな
り、残りのMOSトランジスタQ1,Q2 で負荷端子T5
に接続されているLSIテスタを駆動する。通常時は
内部出力信号S1 が全トランジスタを駆動する。
減させることにより負荷のLSIテスタのコンパレータ
に流れるピーク電流を小さくし、電源グランドノイズを
低減する。 【構成】テストモードを“L”レベルにすると、出力回
路3のMOSトランジスタQ3 ,Q4 はオフ状態とな
り、残りのMOSトランジスタQ1,Q2 で負荷端子T5
に接続されているLSIテスタを駆動する。通常時は
内部出力信号S1 が全トランジスタを駆動する。
Description
【0001】
【産業上の利用分野】本発明は半導体入・出力バッファ
回路に関する。
回路に関する。
【0002】
【従来の技術】一般に半導体集積回路は図2に示すよう
に入・出力バッファ回路2aは、内部回路1からの内部
出力信号S1 を入力し、出力端子T1に出力信号S3aを
出力する出力回路3aの複数個と、入力端子T3,T3
からの入力信号を内部回路1に伝える入力回路IB1 と
を含んでいる。
に入・出力バッファ回路2aは、内部回路1からの内部
出力信号S1 を入力し、出力端子T1に出力信号S3aを
出力する出力回路3aの複数個と、入力端子T3,T3
からの入力信号を内部回路1に伝える入力回路IB1 と
を含んでいる。
【0003】従来の入・出力バッファ回路3aは内部出
力信号S1 をゲート回路GN1 ,GN2 の一方の入力端
に入力し、これらのゲート回路GN1 ,GN2 で遅延さ
せゲート信号SG1 ,SG2 を相手のゲート回路GN2
,GN1 の他の入力端に入力してゲート信号SG1 ,
SG2 をPチャネルMOSトランジスタQ3 とNチャネ
ルMOSトランジスタQ4 のゲートに供給して両トラン
ジスタQ3 ,Q4 が同時に導通状態にならないようにし
て、出力回路3aのCMOSトランジスタの貫通電流を
低減させ、それに起因するグランド(例えば特開平1−
309413)電源ノイズを低減させていた。
力信号S1 をゲート回路GN1 ,GN2 の一方の入力端
に入力し、これらのゲート回路GN1 ,GN2 で遅延さ
せゲート信号SG1 ,SG2 を相手のゲート回路GN2
,GN1 の他の入力端に入力してゲート信号SG1 ,
SG2 をPチャネルMOSトランジスタQ3 とNチャネ
ルMOSトランジスタQ4 のゲートに供給して両トラン
ジスタQ3 ,Q4 が同時に導通状態にならないようにし
て、出力回路3aのCMOSトランジスタの貫通電流を
低減させ、それに起因するグランド(例えば特開平1−
309413)電源ノイズを低減させていた。
【0004】
【発明が解決しようとする課題】この従来の半導体入・
出力バッファ回路では、出力回路の貫通電流によるグラ
ンド電源ノイズを低減させることはできる。
出力バッファ回路では、出力回路の貫通電流によるグラ
ンド電源ノイズを低減させることはできる。
【0005】しかし、テストモード時に出力端子に接続
するLSIテスタのコンパレータの入力容量及び測定治
具容量は100pF以上あり、LSIテスタのコンパレ
ータを駆動させるために貫通電流に比べてピーク時で約
20倍以上負荷電流が流れる。
するLSIテスタのコンパレータの入力容量及び測定治
具容量は100pF以上あり、LSIテスタのコンパレ
ータを駆動させるために貫通電流に比べてピーク時で約
20倍以上負荷電流が流れる。
【0006】従ってCMOSインバータの貫通電流を低
減しても、負荷この駆動電流によって電源・グランドノ
イズが発生してしまうという問題点があった。
減しても、負荷この駆動電流によって電源・グランドノ
イズが発生してしまうという問題点があった。
【0007】
【課題を解決するための手段】本発明の半導体入・出力
バッファ回路は、少なくとも2個以上のNチャネルMO
Sトランジスタを並列に接続したNチャネルMOSトラ
ンジスタ群と、少なくとも2個以上PチャネルMOSト
ランジスタを並列に接続したPチャネルMOSトランジ
スタ群のドレイン間を共通に接続して構成したCMOS
インバータ回路と、テストモードにおいて前記CMOS
インバータ回路の少なくとも1個以上のNチャネルMO
Sトランジスタのゲートと1個以上のPチャネルMOS
トランジスタのゲートに外部からのテストモード信号を
入力してオフ状態にする論理ゲートを有する複数の出力
回路を有して構成されている。
バッファ回路は、少なくとも2個以上のNチャネルMO
Sトランジスタを並列に接続したNチャネルMOSトラ
ンジスタ群と、少なくとも2個以上PチャネルMOSト
ランジスタを並列に接続したPチャネルMOSトランジ
スタ群のドレイン間を共通に接続して構成したCMOS
インバータ回路と、テストモードにおいて前記CMOS
インバータ回路の少なくとも1個以上のNチャネルMO
Sトランジスタのゲートと1個以上のPチャネルMOS
トランジスタのゲートに外部からのテストモード信号を
入力してオフ状態にする論理ゲートを有する複数の出力
回路を有して構成されている。
【0008】
【実施例】次に本発明について図面を参照して説明す
る。図1は本発明の一実施例の回路図である。入・出力
バッファ回路2は一端に内部出力信号S1 を入力し他端
にテストモード信号SMの反転信号を入力する2入力O
R回路GOと、一端に内部出力信号S1 と入力し他端に
テストモード信号SMを入力する2入力AND回路GA
と、そのOR信号SOとAND信号SAをゲートに入力
するMOSトランジスタQ3 ,Q4 のCMOSインバー
タと、信号S1 を共通ゲートGに入力し共通ドレインが
DトランジスタQ3 ,Q4 のドレインおよび負荷端子T
1に接続するトランジスタQ1 ,Q2 のCMOSトラン
ジスタを有する出力回路3を複数個有している。
る。図1は本発明の一実施例の回路図である。入・出力
バッファ回路2は一端に内部出力信号S1 を入力し他端
にテストモード信号SMの反転信号を入力する2入力O
R回路GOと、一端に内部出力信号S1 と入力し他端に
テストモード信号SMを入力する2入力AND回路GA
と、そのOR信号SOとAND信号SAをゲートに入力
するMOSトランジスタQ3 ,Q4 のCMOSインバー
タと、信号S1 を共通ゲートGに入力し共通ドレインが
DトランジスタQ3 ,Q4 のドレインおよび負荷端子T
1に接続するトランジスタQ1 ,Q2 のCMOSトラン
ジスタを有する出力回路3を複数個有している。
【0009】テストモード時に入・出力バッファ回路2
のテストモード端子T5 のテストモード信号SMを
“L”レベルにすると出力回路3の中の2入力AND回
路GAのAND信号SAは“L”レベルに、また2入力
OR回路GOのOR信号SOは“H”レベルとなり、P
チャネルMOSトランジスタQ3 ,NチャネルMOSト
ランジスタQ4 は共にオフ状態となる。従って、テスト
モード時には出力回路3の負荷駆動能力を通常時の2分
の1に低減することができる。
のテストモード端子T5 のテストモード信号SMを
“L”レベルにすると出力回路3の中の2入力AND回
路GAのAND信号SAは“L”レベルに、また2入力
OR回路GOのOR信号SOは“H”レベルとなり、P
チャネルMOSトランジスタQ3 ,NチャネルMOSト
ランジスタQ4 は共にオフ状態となる。従って、テスト
モード時には出力回路3の負荷駆動能力を通常時の2分
の1に低減することができる。
【0010】実働作時には、テストモード端子T5 を
“H”レベルにすると2入力OR回路GO,2入力AN
D回路GAは、内部回路1からの内部出力信号S1 をゲ
ート回路GO,GAを介してMOSトランジスタQ3 ,
Q4 のゲートに伝えるので、MOSトランジスタQ1 ,
Q2 ,Q3 ,Q4 で負荷端子T1 に接続された負荷を負
荷駆動電流S3 で駆動する。
“H”レベルにすると2入力OR回路GO,2入力AN
D回路GAは、内部回路1からの内部出力信号S1 をゲ
ート回路GO,GAを介してMOSトランジスタQ3 ,
Q4 のゲートに伝えるので、MOSトランジスタQ1 ,
Q2 ,Q3 ,Q4 で負荷端子T1 に接続された負荷を負
荷駆動電流S3 で駆動する。
【0011】従ってテストモード時に負荷駆動能力を2
分の1に低下させるので、負荷端子T1 に接続されるL
SIテスタのコンパレータ、瞬時に流れる電流を通常時
の2分の1に小さくすることにより、電源・グランドノ
イズの発生を低減することができる。
分の1に低下させるので、負荷端子T1 に接続されるL
SIテスタのコンパレータ、瞬時に流れる電流を通常時
の2分の1に小さくすることにより、電源・グランドノ
イズの発生を低減することができる。
【0012】ここで、それぞれの出力回路3のCMOS
トランジスタQ3 ,Q4 にそれぞれ並列のトランジスタ
を附加すれば、テストモードでの負荷駆動能力を実働時
の3分の1にすることができる。
トランジスタQ3 ,Q4 にそれぞれ並列のトランジスタ
を附加すれば、テストモードでの負荷駆動能力を実働時
の3分の1にすることができる。
【0013】
【発明の効果】以上説明したように本発明の半導体入・
出力バッファ回路は、外部テストモード端子に制御信号
を加えて出力回路の一部のMOSトランジスタをオフ状
態にしたので、テストモード時には出力回路の負荷駆動
能力を低下させて、LSIテスタのコンパレータに流れ
るピーク電流を小さくしそれに起因する電源・グランド
ノイズを低減させる効果を有する。
出力バッファ回路は、外部テストモード端子に制御信号
を加えて出力回路の一部のMOSトランジスタをオフ状
態にしたので、テストモード時には出力回路の負荷駆動
能力を低下させて、LSIテスタのコンパレータに流れ
るピーク電流を小さくしそれに起因する電源・グランド
ノイズを低減させる効果を有する。
【図1】本発明の一実施例の回路図である。
【図2】従来の半導体入・出力バッファ回路の一例の回
路図である。
路図である。
1 内部回路ブロック 2 半導体入・出力バッファ回路 3 出力回路 IB1 〜IB3 入力回路 T1 ,T2 負荷端子 T5 テストモード端子 Q1 ,Q3 PチャネルMOSトランジスタ Q2 ,Q4 NチャネルMOSトランジスタ GI インバータ回路 GO 2入力OR回路 GA 2入力AND回路 S1 内部出力信号 S3 負荷駆動電流 SA アンド出力信号 SO オア出力信号
Claims (1)
- 【請求項1】 少なくとも2個以上のNチャネルMOS
トランジスタを並列に接続したNチャネルMOSトラン
ジスタ群と、少なくとも2個以上PチャネルMOSトラ
ンジスタを並列に接続したPチャネルMOSトランジス
タ群のドレイン間を共通に接続して構成したCMOSイ
ンバータ回路と、テストモードにおいて前記CMOSイ
ンバータ回路の少なくとも1個以上のNチャネルMOS
トランジスタのゲートと1個以上のPチャネルMOSト
ランジスタのゲートに外部からのテストモード信号を入
力してオフ状態にする論理ゲートを有する複数の出力回
路を有することを特徴とする半導体入・出力バッファ回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3214888A JPH0555889A (ja) | 1991-08-27 | 1991-08-27 | 半導体入・出力バツフア回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3214888A JPH0555889A (ja) | 1991-08-27 | 1991-08-27 | 半導体入・出力バツフア回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0555889A true JPH0555889A (ja) | 1993-03-05 |
Family
ID=16663231
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3214888A Pending JPH0555889A (ja) | 1991-08-27 | 1991-08-27 | 半導体入・出力バツフア回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0555889A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5736849A (en) * | 1994-08-25 | 1998-04-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and test method for connection between semiconductor devices |
JP2003110417A (ja) * | 2001-09-26 | 2003-04-11 | Mitsubishi Electric Corp | 半導体集積回路およびマルチチップパッケージ |
-
1991
- 1991-08-27 JP JP3214888A patent/JPH0555889A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5736849A (en) * | 1994-08-25 | 1998-04-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and test method for connection between semiconductor devices |
JP2003110417A (ja) * | 2001-09-26 | 2003-04-11 | Mitsubishi Electric Corp | 半導体集積回路およびマルチチップパッケージ |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000829 |