JPH0552670B2 - - Google Patents
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- JPH0552670B2 JPH0552670B2 JP59255836A JP25583684A JPH0552670B2 JP H0552670 B2 JPH0552670 B2 JP H0552670B2 JP 59255836 A JP59255836 A JP 59255836A JP 25583684 A JP25583684 A JP 25583684A JP H0552670 B2 JPH0552670 B2 JP H0552670B2
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- 239000004065 semiconductor Substances 0.000 claims description 22
- 239000002184 metal Substances 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 6
- 239000000758 substrate Substances 0.000 description 7
- 239000011159 matrix material Substances 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000001351 cycling effect Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000007373 indentation Methods 0.000 description 1
- 229910000833 kovar Inorganic materials 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 238000005382 thermal cycling Methods 0.000 description 1
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K7/00—Constructional details common to different types of electric apparatus
- H05K7/02—Arrangements of circuit components or wiring on supporting structure
- H05K7/12—Resilient or clamping means for holding component to structure
-
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
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- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
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- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10742—Details of leads
- H05K2201/1075—Shape details
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- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10742—Details of leads
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- H05K2201/10818—Flat leads
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- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
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- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
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- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
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- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Description
【発明の詳細な説明】
本発明は集積回路パツケージに関するものであ
つて、更に詳細には、高度の自在性を持ち且つ温
度変化に基づく機械的な応力に悪影響を受けるこ
とのない様にプリント回路基板へ集積回路を接続
させる端子を持つたリードフレームに関するもの
である。
つて、更に詳細には、高度の自在性を持ち且つ温
度変化に基づく機械的な応力に悪影響を受けるこ
とのない様にプリント回路基板へ集積回路を接続
させる端子を持つたリードフレームに関するもの
である。
プリント回路基板乃至は同様の支持表面上に集
積回路パツケージを取り付ける場合に、これら2
つの構成体を物理的及び電気的に相互接続してい
る手段が、変化する温度条件の下でこれら2つの
構成体間の膨張差を吸収する為の或る程度の自在
性乃至柔軟性を与えるものであることが重要であ
る。充分な自在性が与えられない場合には、これ
ら2つの構成体の一方が他方よりも膨張又は収縮
することによつて発生する機械的な応力がこれら
両者間のボンドを破壊することがある。
積回路パツケージを取り付ける場合に、これら2
つの構成体を物理的及び電気的に相互接続してい
る手段が、変化する温度条件の下でこれら2つの
構成体間の膨張差を吸収する為の或る程度の自在
性乃至柔軟性を与えるものであることが重要であ
る。充分な自在性が与えられない場合には、これ
ら2つの構成体の一方が他方よりも膨張又は収縮
することによつて発生する機械的な応力がこれら
両者間のボンドを破壊することがある。
集積回路パツケージとプリント回路基板との間
の適切なる自在性乃至は柔軟性は、単にこれの2
つの構成体の膨張係数を整合させるだけでは得る
ことが出来ない。基板とパツケージとが比較的低
周波数の熱サイクルに露呈される場合には、パツ
ケージと基板との間に完全な熱膨張係数の整合を
与えることによつて実質的に信頼性のある相互接
続を確保することが可能であるが、ボンドは高周
波数のパワーサイクルでは破壊されることがあ
る。このような破壊を起こさせる原因としては、
半導体パツケージとプリント回路基板の実効比熱
における差異や、ボンドの大きな熱輻射面積等が
ある。即ち、基板の表面積の方が一層大きいの
で、それは半導体パツケージよりも一層迅速に熱
を散逸させることが可能であり、従つてパツケー
ジと基板との間のボンド区域における温度はパツ
ケージ自体程迅速には上昇せず、その際に異なつ
た膨張率が発生する。この膨張における差異はボ
ンドの領域内に応力を発生させることになる。
の適切なる自在性乃至は柔軟性は、単にこれの2
つの構成体の膨張係数を整合させるだけでは得る
ことが出来ない。基板とパツケージとが比較的低
周波数の熱サイクルに露呈される場合には、パツ
ケージと基板との間に完全な熱膨張係数の整合を
与えることによつて実質的に信頼性のある相互接
続を確保することが可能であるが、ボンドは高周
波数のパワーサイクルでは破壊されることがあ
る。このような破壊を起こさせる原因としては、
半導体パツケージとプリント回路基板の実効比熱
における差異や、ボンドの大きな熱輻射面積等が
ある。即ち、基板の表面積の方が一層大きいの
で、それは半導体パツケージよりも一層迅速に熱
を散逸させることが可能であり、従つてパツケー
ジと基板との間のボンド区域における温度はパツ
ケージ自体程迅速には上昇せず、その際に異なつ
た膨張率が発生する。この膨張における差異はボ
ンドの領域内に応力を発生させることになる。
この応力は、ボンデイング媒体及び全体的な回
路組立体を形成している個々の要素内に吸収され
ることが可能なものでなければならない。この応
力を吸収する最も実際的な手段は半導体パツケー
ジとプリント回路基板との間に自在性のある即ち
柔軟性のあるインターフエースを設けることであ
る。このインターフエースが保有せねばならない
自在性の程度は、最も極端な条件下において種々
の構成要素及びボンデイング媒体の弾性限界を越
えることが無いものでなければならない。
路組立体を形成している個々の要素内に吸収され
ることが可能なものでなければならない。この応
力を吸収する最も実際的な手段は半導体パツケー
ジとプリント回路基板との間に自在性のある即ち
柔軟性のあるインターフエースを設けることであ
る。このインターフエースが保有せねばならない
自在性の程度は、最も極端な条件下において種々
の構成要素及びボンデイング媒体の弾性限界を越
えることが無いものでなければならない。
現在入手可能なタイプの半導体パツケージにお
いては、リードを付けたチツプ担持体及び形成し
たリードフラツトパツク上に見られる周辺部のリ
ードは限定的ではあるがこの様な柔軟性を与える
ものである。然し乍ら、これらのリード配列はア
レイ型半導体パツケージにおいて使用するのには
適しておらず、取り付け領域は包囲体の1表面の
周辺端部に沿つてのみ配列されているというより
もその全面に渡つてマトリクス状に配列されてい
る。
いては、リードを付けたチツプ担持体及び形成し
たリードフラツトパツク上に見られる周辺部のリ
ードは限定的ではあるがこの様な柔軟性を与える
ものである。然し乍ら、これらのリード配列はア
レイ型半導体パツケージにおいて使用するのには
適しておらず、取り付け領域は包囲体の1表面の
周辺端部に沿つてのみ配列されているというより
もその全面に渡つてマトリクス状に配列されてい
る。
アレイ型パツケージは、通常、3つのカテゴリ
ーの内の何れか1つに該当し、その3つのカテゴ
リーとはピン・グリツト、パツド・グリツド、開
放ビア(開口)である。これらの3つのタイプの
内、ピン、グリツト配列のみが半導体パツケージ
とプリント回路基板との間に任意の自在性乃至柔
軟性を与えるものである。然し乍ら、この構成は
透孔取り付けを必要とし、その為に他の限定が付
加されている。例えば、このタイプの取り付けは
基板層及びパツケージのボンデイングパツドに関
するアライメントの問題を提起している。
ーの内の何れか1つに該当し、その3つのカテゴ
リーとはピン・グリツト、パツド・グリツド、開
放ビア(開口)である。これらの3つのタイプの
内、ピン、グリツト配列のみが半導体パツケージ
とプリント回路基板との間に任意の自在性乃至柔
軟性を与えるものである。然し乍ら、この構成は
透孔取り付けを必要とし、その為に他の限定が付
加されている。例えば、このタイプの取り付けは
基板層及びパツケージのボンデイングパツドに関
するアライメントの問題を提起している。
パツド・グリツド及び開放ビア型のパツケージ
は透孔取り付けよりも寧ろ表面取り付けを使用し
ており、これらのアライメントの問題を解消して
いる。然し乍ら、これらのタイプのパツケージ、
もつと詳細にはこれらのパツケージに関連した表
面取り付け配列は所要の程度の自在性を与えるも
のではない。
は透孔取り付けよりも寧ろ表面取り付けを使用し
ており、これらのアライメントの問題を解消して
いる。然し乍ら、これらのタイプのパツケージ、
もつと詳細にはこれらのパツケージに関連した表
面取り付け配列は所要の程度の自在性を与えるも
のではない。
本発明は、以上の点に鑑みなされたものであつ
て、アレイ型の集積回路パツケージに使用するの
に適しており且つ温度変化によつて誘起される機
械的な応力を吸収する為に高度の自在性を与える
表面取り付け乃至は搭載構成を提供することを目
的とする。本発明によれば、この目的を達成する
為に、一連の個別的な端子要素を有しており該端
子要素の隣接するものの間に破断タブを配設して
ストリツプ形態に接続させて構成したリードフレ
ームを提供している。各端子要素は適宜に形成さ
れて、一体的な中間部によつて互いに接続されて
いる2つの互いに離隔され大略平行な取り付け表
面を提供している。端子要素はストリツプ形状に
相互接続されているが、各端子要素の取り付け表
面の一方を半導体基板上の関連した取り付け領域
にボンド、例えば半田付けすることが可能であ
る。ストリツプの全ての端子をその様にボンドし
た後に、隣接する端子間の破断タブを除去し、端
子を互いに分離させる。その結果得られるパツケ
ージは、個別的な柔軟性のある端子を有してお
り、これらの端子は後にプリント回路基板に表面
取り付けするのに適している。
て、アレイ型の集積回路パツケージに使用するの
に適しており且つ温度変化によつて誘起される機
械的な応力を吸収する為に高度の自在性を与える
表面取り付け乃至は搭載構成を提供することを目
的とする。本発明によれば、この目的を達成する
為に、一連の個別的な端子要素を有しており該端
子要素の隣接するものの間に破断タブを配設して
ストリツプ形態に接続させて構成したリードフレ
ームを提供している。各端子要素は適宜に形成さ
れて、一体的な中間部によつて互いに接続されて
いる2つの互いに離隔され大略平行な取り付け表
面を提供している。端子要素はストリツプ形状に
相互接続されているが、各端子要素の取り付け表
面の一方を半導体基板上の関連した取り付け領域
にボンド、例えば半田付けすることが可能であ
る。ストリツプの全ての端子をその様にボンドし
た後に、隣接する端子間の破断タブを除去し、端
子を互いに分離させる。その結果得られるパツケ
ージは、個別的な柔軟性のある端子を有してお
り、これらの端子は後にプリント回路基板に表面
取り付けするのに適している。
本リードフレームは、従来のスタンピング工具
技術を使用して構成することが可能である。更
に、所定数の端子を持つた個別的なストリツプを
提供する為に所望の長さで選択的に刻みを付ける
ことが可能である。直線的なストリツプ形状の端
子の配列は、本リードフレームの連続的なストリ
ツプの製造を容易に行なうことを可能とする。
技術を使用して構成することが可能である。更
に、所定数の端子を持つた個別的なストリツプを
提供する為に所望の長さで選択的に刻みを付ける
ことが可能である。直線的なストリツプ形状の端
子の配列は、本リードフレームの連続的なストリ
ツプの製造を容易に行なうことを可能とする。
以下、添付の図面を参考に本発明の具体的な実
施の態様に付いて詳細に説明する。尚、以下の説
明は特にアレイ型の半導体パツケージに関連して
本発明を使用した場合について行なうが、それは
本発明を適用するのに特に適しているからであ
る。然し乍ら、本技術に明るい者にとつて明らか
な如く、本発明の実際的な適用はその場合にのみ
限定されるべきものではない。寧ろ、本発明の自
在性のある端子はその他の公知の半導体パツケー
ジ、例えばデユアルインライン(DIP)及びリー
ド付きチツプ担持体等に使用することも可能であ
る。
施の態様に付いて詳細に説明する。尚、以下の説
明は特にアレイ型の半導体パツケージに関連して
本発明を使用した場合について行なうが、それは
本発明を適用するのに特に適しているからであ
る。然し乍ら、本技術に明るい者にとつて明らか
な如く、本発明の実際的な適用はその場合にのみ
限定されるべきものではない。寧ろ、本発明の自
在性のある端子はその他の公知の半導体パツケー
ジ、例えばデユアルインライン(DIP)及びリー
ド付きチツプ担持体等に使用することも可能であ
る。
大略第1図乃至第4図に関し、又特に第1図に
関して説明すると、表面搭載型半導体パツケージ
用の自在性のあるリードフレームは、一連の端子
要素10を有しており、これらの端子要素10は
整合され且つ離隔された並置配列関係を持つて互
いに接続されて所望数の端子からなるストリツプ
を形成している。このストリツプ内の端子は破断
タブ12で相互に接続されており、その各々はス
トリツプ内の隣接する2つの端子間に接続されて
いる。
関して説明すると、表面搭載型半導体パツケージ
用の自在性のあるリードフレームは、一連の端子
要素10を有しており、これらの端子要素10は
整合され且つ離隔された並置配列関係を持つて互
いに接続されて所望数の端子からなるストリツプ
を形成している。このストリツプ内の端子は破断
タブ12で相互に接続されており、その各々はス
トリツプ内の隣接する2つの端子間に接続されて
いる。
第2図に最も良く示す如く、各端子要素10は
C字形状部材とすることが可能であり、2つの離
隔された大略平行な取り付け表面14及び16を
提供し、それらは該部材の2つの脚部を夫々構成
している。これら2つの脚部は自在性があり、即
ち弾性乃至は柔軟性のある中央部17によつて相
互接続されており、これらの脚部及び中央部は、
好適、導電性物質の単一片から一体的に形成する
ことが可能である。種々の端子要素を接続してス
トリツプを形成する破断タイプ12はC字形状部
材の中央部に取り付けられており、それに対して
所定の角度で配向されている。勿論、第2図に示
した如く、中央部17の略中間に位置させる代り
に、破断タブをその長さに沿つた任意の箇所にお
いて端子要素へ接続させることが可能である。
C字形状部材とすることが可能であり、2つの離
隔された大略平行な取り付け表面14及び16を
提供し、それらは該部材の2つの脚部を夫々構成
している。これら2つの脚部は自在性があり、即
ち弾性乃至は柔軟性のある中央部17によつて相
互接続されており、これらの脚部及び中央部は、
好適、導電性物質の単一片から一体的に形成する
ことが可能である。種々の端子要素を接続してス
トリツプを形成する破断タイプ12はC字形状部
材の中央部に取り付けられており、それに対して
所定の角度で配向されている。勿論、第2図に示
した如く、中央部17の略中間に位置させる代り
に、破断タブをその長さに沿つた任意の箇所にお
いて端子要素へ接続させることが可能である。
第5図及び第6図に示した如く、第2図に示し
たC字形状以外の形状を端子要素に使用すること
が可能である。例えば、端子要素を、第5図に示
した如く、反転J字形状に形成することも可能で
あり、又第6図に示した如く、基本的にZ字形状
に形成することも可能である。基本的に、半導体
パツケージとプリント回路基板の夫々に対して2
つの離隔し自在性のある様に相互接続された取り
付け表面を与える任意の形状を本端子要素に使用
することが可能である。
たC字形状以外の形状を端子要素に使用すること
が可能である。例えば、端子要素を、第5図に示
した如く、反転J字形状に形成することも可能で
あり、又第6図に示した如く、基本的にZ字形状
に形成することも可能である。基本的に、半導体
パツケージとプリント回路基板の夫々に対して2
つの離隔し自在性のある様に相互接続された取り
付け表面を与える任意の形状を本端子要素に使用
することが可能である。
好適には、リードフレームのストリツプを形成
する端子要素10及び破断タブ12は互いに一体
的なものとすることが可能である。本発明の好適
実施例においては、リードフレームは、例えば、
Kovar(商標名)、合金42又は銅等の適宜の金属か
らなる単一片から形成されている。この金属片を
適宜打ち抜きし、且つ従来の技術を使用して、屈
曲させて端子要素及び介装される破断タブを形成
する。好適には、リードフレーム片を適宜の位置
で刻みを入れ、長尺のストリツプを幾つかの短寸
のストリツプでその各々が半導体パツケージ上の
列内の取り付け箇所の数に対応する数の端子要素
を有するストリツプへ分割することを可能とす
る。例えば、この様な刻みは各破断タブの各々の
側に設けることが可能であり、その場合には長尺
ストリツプを幾つかの短寸ストリツプへ分割する
ことを容易とするばかりか、端子要素を一度半導
体パツケージへ取り付けた後にストリツプから破
断タブを容易に除去することを可能とする。
する端子要素10及び破断タブ12は互いに一体
的なものとすることが可能である。本発明の好適
実施例においては、リードフレームは、例えば、
Kovar(商標名)、合金42又は銅等の適宜の金属か
らなる単一片から形成されている。この金属片を
適宜打ち抜きし、且つ従来の技術を使用して、屈
曲させて端子要素及び介装される破断タブを形成
する。好適には、リードフレーム片を適宜の位置
で刻みを入れ、長尺のストリツプを幾つかの短寸
のストリツプでその各々が半導体パツケージ上の
列内の取り付け箇所の数に対応する数の端子要素
を有するストリツプへ分割することを可能とす
る。例えば、この様な刻みは各破断タブの各々の
側に設けることが可能であり、その場合には長尺
ストリツプを幾つかの短寸ストリツプへ分割する
ことを容易とするばかりか、端子要素を一度半導
体パツケージへ取り付けた後にストリツプから破
断タブを容易に除去することを可能とする。
第7図に関して説明すると、アレイ型の半導体
パツケージ18はボンデイング箇所20を有して
おり、該箇所はパツケージの1表面上にマトリク
ス形状に配列されている。自在性のある端子のパ
ツケージへの取り付けは、端子が第1図に示した
ストリツプ形状に存在している状態で行なわれ
る。更に詳細には、適宜の数の端子(図示例にお
いては4個)を有するストリツプ22はパツケー
ジ18と接触して位置されており、ストリツプ内
の各端子の取り付け表面14又は16の一方はマ
トリクスパターンの列内のボンデイング箇所の
各々と係合している。この様な係合においては、
例えば、半田付け、超音波ボンデイング、熱圧
着、又はその他の適宜の技術によつて端子をボン
デイング箇所にボンドさせる。ボンデイングを完
了しリードフレーム片を適宜パツケージに取り付
けると、破断タブ12を、例えば破断タブ12を
各ストリツプの長手軸周りにねじつてその端子要
素への接続を破壊することによつてストリツプか
ら除去する。破断タブを除去した結果得られる構
成は、一連の個別的な端子を有しており、それら
は、第7図の半導体パツケージ上の端子の最も右
側に図示した列に示した如く、プリント回路基板
へ表面取り付けを行なう為に使用することが可能
である。
パツケージ18はボンデイング箇所20を有して
おり、該箇所はパツケージの1表面上にマトリク
ス形状に配列されている。自在性のある端子のパ
ツケージへの取り付けは、端子が第1図に示した
ストリツプ形状に存在している状態で行なわれ
る。更に詳細には、適宜の数の端子(図示例にお
いては4個)を有するストリツプ22はパツケー
ジ18と接触して位置されており、ストリツプ内
の各端子の取り付け表面14又は16の一方はマ
トリクスパターンの列内のボンデイング箇所の
各々と係合している。この様な係合においては、
例えば、半田付け、超音波ボンデイング、熱圧
着、又はその他の適宜の技術によつて端子をボン
デイング箇所にボンドさせる。ボンデイングを完
了しリードフレーム片を適宜パツケージに取り付
けると、破断タブ12を、例えば破断タブ12を
各ストリツプの長手軸周りにねじつてその端子要
素への接続を破壊することによつてストリツプか
ら除去する。破断タブを除去した結果得られる構
成は、一連の個別的な端子を有しており、それら
は、第7図の半導体パツケージ上の端子の最も右
側に図示した列に示した如く、プリント回路基板
へ表面取り付けを行なう為に使用することが可能
である。
一体的に相互接続されている2つの離隔された
取り付け表面を提供する端子の形状に起因して、
半導体パツケージとプリント回路基板との間のイ
ンターフエースは高度の柔軟性を保持しており、
半導体パツケージとプリント回路基板との間の熱
膨張差に基づいて発生する可能性のある著しい応
力に耐えると共にそれを吸収することを可能とし
ている。柔軟性の殆どは、2つの軸に沿つて、即
ち第2図、第5図、及び第6図に関して紙面の面
内において得られる。発生される応力は無指向性
であるので、第3軸に沿つて付加した柔軟性を与
えることが望ましい。この様な場合に、端子要素
10の脚部の一方を他方に対して相対的に回転さ
せることによつて一層大きな柔軟性を与えること
が可能であり、従つて第8図に示した如く、2つ
の脚部を接続する中間部に約90°のねじりを与え
ることが可能である。
取り付け表面を提供する端子の形状に起因して、
半導体パツケージとプリント回路基板との間のイ
ンターフエースは高度の柔軟性を保持しており、
半導体パツケージとプリント回路基板との間の熱
膨張差に基づいて発生する可能性のある著しい応
力に耐えると共にそれを吸収することを可能とし
ている。柔軟性の殆どは、2つの軸に沿つて、即
ち第2図、第5図、及び第6図に関して紙面の面
内において得られる。発生される応力は無指向性
であるので、第3軸に沿つて付加した柔軟性を与
えることが望ましい。この様な場合に、端子要素
10の脚部の一方を他方に対して相対的に回転さ
せることによつて一層大きな柔軟性を与えること
が可能であり、従つて第8図に示した如く、2つ
の脚部を接続する中間部に約90°のねじりを与え
ることが可能である。
以上、本発明の具体的実施の態様に付いて詳細
に説明したが、本発明はこれら具体例にのみ限定
されるべきものでは無く、本発明の技術的範囲を
逸脱すること無しに種々の変形が可能であること
は勿論である。
に説明したが、本発明はこれら具体例にのみ限定
されるべきものでは無く、本発明の技術的範囲を
逸脱すること無しに種々の変形が可能であること
は勿論である。
第1図は本発明の原理を使用したリードフレー
ムストリツプの斜視図、第2図は第1図のリード
フレームの端面図、第3図は第1図のリードフレ
ームストリツプの頂面図、第4図は第1図のリー
ドフレームストリツプの側面図、第5図はリード
フレームストリツプの第2実施例の端面図、第6
図はリードフレームストリツプの第3実施例の端
面図、第7図は端子要素をパツケージへ取り付け
る処理工程中の半導体パツケージの斜視図、第8
図は端子ストリツプの第4実施例の斜視図、であ
る。 (符号の説明)、10:端子要素、12:破断
タブ、14,16:取り付け表面、17:中央
部、18:半導体パツケージ、20:ボンデイン
グ箇所。
ムストリツプの斜視図、第2図は第1図のリード
フレームの端面図、第3図は第1図のリードフレ
ームストリツプの頂面図、第4図は第1図のリー
ドフレームストリツプの側面図、第5図はリード
フレームストリツプの第2実施例の端面図、第6
図はリードフレームストリツプの第3実施例の端
面図、第7図は端子要素をパツケージへ取り付け
る処理工程中の半導体パツケージの斜視図、第8
図は端子ストリツプの第4実施例の斜視図、であ
る。 (符号の説明)、10:端子要素、12:破断
タブ、14,16:取り付け表面、17:中央
部、18:半導体パツケージ、20:ボンデイン
グ箇所。
Claims (1)
- 【特許請求の範囲】 1 半導体パツケージと前記パツケージを支持す
るための支持表面との間に自在の機械的及び電気
的接続を与えるためのリードフレームにおいて、
一連の金属端要素を有しており、その各々が弾性
的な中間部で相互接続された2つの離隔した搭載
表面を具備しており、且つ各金属端子要素が破断
タブを介して一体的に接続されてストリツプを形
成していることを特徴とするリードフレーム。 2 特許請求の範囲第1項において、前記各破断
タブはそれが接続されている2つの隣接する端子
要素の中間部に接続されており前記中間部に対し
て所定の角度をもつて配設されていることを特徴
とするリードフレーム。 3 特許請求の範囲第1項において、前記各端子
要素は大略C字形状をしていることを特徴とする
リードフレーム。 4 特許請求の範囲第1項において、前記各端子
要素は大略Z字形状をしていることを特徴とする
リードフレーム。 5 特許請求の範囲第1項において、前記各端子
要素は大略J字形状をしていることを特徴とする
リードフレーム。 6 特許請求の範囲第1項において、前記端子要
素及び前記破断タブは金属の単一片から一体的に
形成されていることを特徴とするリードフレー
ム。 7 特許請求の範囲第1項において、各端子要素
の中間部は前記搭載表面に垂直な軸の周りにねじ
られていることを特徴とするリードフレーム。 8 特許請求の範囲第7項において、前記中間部
が前記垂直軸周りに90°ねじられていることを特
徴とするリードフレーム。 9 後にプリント回路基板の表面に取り付けるた
めに半導体パツケージに自在性の高いリードを取
り付ける方法において、一対の離隔した弾性的に
相互接続された取り付け表面を具備した端子要素
を破断タブを介して複数個並列的な配列に接続さ
せたストリツプから構成されるリードフレームを
形成し、前記端子要素をストリツプのままで各端
子要素の取り付け表面の一方を前記半導体パツケ
ージ上の関連したボンデイング領域へボンデイン
グさせ、前記ホンデイング工程の後に前記破断タ
ブを前記リードフレームから除去しその際に各端
子要素の他方の取り付け表面を後にプリント回路
基板の表面へ取り付ける為に前記端子要素を互い
に分離させることを特徴とするリードフレームの
実装方法。 10 特許請求の範囲第9項において、前記形成
する工程において、単一の金属片を一連の交互で
一体的な端子要素と破断タブとで形成させること
を特徴とするリードフレームの実装方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US55845983A | 1983-12-06 | 1983-12-06 | |
US558459 | 2000-04-25 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60140742A JPS60140742A (ja) | 1985-07-25 |
JPH0552670B2 true JPH0552670B2 (ja) | 1993-08-06 |
Family
ID=24229627
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59255836A Granted JPS60140742A (ja) | 1983-12-06 | 1984-12-05 | リードフレーム及びその実装方法 |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP0146463B1 (ja) |
JP (1) | JPS60140742A (ja) |
DE (1) | DE3475373D1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CA2115553C (en) * | 1991-09-30 | 2002-08-20 | Deepak Keshav Pai | Plated compliant lead |
JP5569686B2 (ja) * | 2010-07-29 | 2014-08-13 | 宇部興産株式会社 | 誘電体共振部品及びそれを用いた実装構造体 |
US9165869B1 (en) | 2014-07-11 | 2015-10-20 | Freescale Semiconductor, Inc. | Semiconductor device with twisted leads |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4340266A (en) * | 1978-05-22 | 1982-07-20 | Minnesota Mining And Manufacturing Company | Connector system |
DE3303165C2 (de) * | 1982-02-05 | 1993-12-09 | Hitachi Ltd | Halbleitervorrichtung mit Gehäusekörper und Verbindungsleitern |
US4449165A (en) * | 1982-03-01 | 1984-05-15 | Kaufman Lance R | Compact circuit package having an improved lead frame connector |
-
1984
- 1984-12-05 JP JP59255836A patent/JPS60140742A/ja active Granted
- 1984-12-06 EP EP84402507A patent/EP0146463B1/en not_active Expired
- 1984-12-06 DE DE8484402507T patent/DE3475373D1/de not_active Expired
Also Published As
Publication number | Publication date |
---|---|
EP0146463B1 (en) | 1988-11-23 |
EP0146463A2 (en) | 1985-06-26 |
JPS60140742A (ja) | 1985-07-25 |
EP0146463A3 (en) | 1986-01-02 |
DE3475373D1 (en) | 1988-12-29 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |