JPH0618317B2 - フリツプフロツプ回路 - Google Patents
フリツプフロツプ回路Info
- Publication number
- JPH0618317B2 JPH0618317B2 JP62054601A JP5460187A JPH0618317B2 JP H0618317 B2 JPH0618317 B2 JP H0618317B2 JP 62054601 A JP62054601 A JP 62054601A JP 5460187 A JP5460187 A JP 5460187A JP H0618317 B2 JPH0618317 B2 JP H0618317B2
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- transistor
- terminal
- flip
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はフリップフロップ回路に関し、特にＥＣＬ型フ
リップフロップ回路に関する。
リップフロップ回路に関する。
従来、この種のフリップフロップ回路は第５図に示すよ
うな回路構成になっていた。
うな回路構成になっていた。
上述した従来のフリップフロップ回路は、トランジスタ
を２段重ねているので電源電圧を１．５Ｖ以下には下げ
られないという欠点がある。
を２段重ねているので電源電圧を１．５Ｖ以下には下げ
られないという欠点がある。
本発明のフリップフロップ回路は、ベースが共通接続さ
れた第１のトランジスタ対とベースが共通接続された第
３のトランジスタ対と第２のトランジスタ対のコレクタ
対と互いにコレクタ対が共通接続され、ベースが互いに
対のトランジスタのコレクタに接続される第４のトラン
ジスタ対と第１および第２のトランジスタ対が共有する
第１の定電流源と第３および第４のトランジスタ対が共
有する第２の定電流源を有している。
れた第１のトランジスタ対とベースが共通接続された第
３のトランジスタ対と第２のトランジスタ対のコレクタ
対と互いにコレクタ対が共通接続され、ベースが互いに
対のトランジスタのコレクタに接続される第４のトラン
ジスタ対と第１および第２のトランジスタ対が共有する
第１の定電流源と第３および第４のトランジスタ対が共
有する第２の定電流源を有している。
次に、本発明について図面を参照して説明する。
第１図は本発明請求範囲１の一実施例を示す回路図であ
る。端子Ｃ，よりクロックパルスが入力され、端子Ｃ
がＨigh，端子がＬＯＷとするとトランジスタＱ１，
Ｑ２はオフする。このとき端子ＤがＨigh，端子がＬ
ＯＷとするとトランジスタＱ３はオンし、トランジスタ
Ｑ４はオフする。すなわち出力端子Ｑ，はＱがＨig
h，がＬＯＷとなる。次に端子Ｃ，のクロックパル
スが反転して端子がＨigh，端子ＣがＬＯＷとなると
トランジスタＱ１，Ｑ２はオンし、トランジスタＱ３，
Ｑ４はオフし、トランジスタＱ５，Ｑ６はオフする。こ
のときにトランジスタＱ７はオンし、トランジスタＱ８
はオフとなり、端子Ｄ，から入力されたデータが保持
される。
る。端子Ｃ，よりクロックパルスが入力され、端子Ｃ
がＨigh，端子がＬＯＷとするとトランジスタＱ１，
Ｑ２はオフする。このとき端子ＤがＨigh，端子がＬ
ＯＷとするとトランジスタＱ３はオンし、トランジスタ
Ｑ４はオフする。すなわち出力端子Ｑ，はＱがＨig
h，がＬＯＷとなる。次に端子Ｃ，のクロックパル
スが反転して端子がＨigh，端子ＣがＬＯＷとなると
トランジスタＱ１，Ｑ２はオンし、トランジスタＱ３，
Ｑ４はオフし、トランジスタＱ５，Ｑ６はオフする。こ
のときにトランジスタＱ７はオンし、トランジスタＱ８
はオフとなり、端子Ｄ，から入力されたデータが保持
される。
以上の動作によりフリップフロップの機能を持つことが
わかる。
わかる。
第２図は本発明の他の実施例を示す回路図であり、リセ
ット機能付のフリップフロップの例を示してある。
ット機能付のフリップフロップの例を示してある。
第２図において、端子ＲがＬＯＷのときにはトランジス
タＱ９，Ｑ１０はオフしているので回路動作は第１図に
示す回路と同一になる。一方、端子ＲがＨighのときに
はトランジスタＱ９，Ｑ１０がオンするので出力端子Ｑ
はＨigh出力端子はＬＯＷとなり、リセット状態とな
る。
タＱ９，Ｑ１０はオフしているので回路動作は第１図に
示す回路と同一になる。一方、端子ＲがＨighのときに
はトランジスタＱ９，Ｑ１０がオンするので出力端子Ｑ
はＨigh出力端子はＬＯＷとなり、リセット状態とな
る。
第３図は本発明請求範囲１の応用例を示す回路図であ
り、第１図に示すフリップフロップを２段接続したＴ型
フリップフロップ回路で構成される２分周回路例を示
す。
り、第１図に示すフリップフロップを２段接続したＴ型
フリップフロップ回路で構成される２分周回路例を示
す。
第３図において、端子Ｃ，よりクロックパルスが入力
され、端子ＣがＨigh、端子がＬＯＷとするとトラン
ジスタＱ１，Ｑ２；Ｑ１３，Ｑ１４はオフする。このと
きにＱ３又はＱ４，Ｑ１５又はＱ１６がオンし、データ
を決定する。このときトランジスタＱ３のコレクタがＨ
igh、トランジスタＱ４のコレクタがＬＯＷとなってい
るとする。
され、端子ＣがＨigh、端子がＬＯＷとするとトラン
ジスタＱ１，Ｑ２；Ｑ１３，Ｑ１４はオフする。このと
きにＱ３又はＱ４，Ｑ１５又はＱ１６がオンし、データ
を決定する。このときトランジスタＱ３のコレクタがＨ
igh、トランジスタＱ４のコレクタがＬＯＷとなってい
るとする。
次の瞬間入力のクロックパルスが反転して端子がＨig
h、端子ＣがＬＯＷになると、トランジスタＱ５，Ｑ
６，Ｑ９，Ｑ１０がオフ、トランジスタＱ１，Ｑ２，Ｑ
１３，Ｑ１４がオンし、トランジスタＱ３，Ｑ４；Ｑ１
５，Ｑ１６がオフ、Ｑ８，Ｑ１２がオンし、データが保
持される。このときに端子ＱはＬＯＷ、出力端子はＨ
ighである。
h、端子ＣがＬＯＷになると、トランジスタＱ５，Ｑ
６，Ｑ９，Ｑ１０がオフ、トランジスタＱ１，Ｑ２，Ｑ
１３，Ｑ１４がオンし、トランジスタＱ３，Ｑ４；Ｑ１
５，Ｑ１６がオフ、Ｑ８，Ｑ１２がオンし、データが保
持される。このときに端子ＱはＬＯＷ、出力端子はＨ
ighである。
次に入力のクロックパルスが再び反転して端子ＣがＨig
h、端子がＬＯＷになると、トランジスタＱ１，Ｑ
２；Ｑ１３，Ｑ１４はオフし、トランジスタＱ５，Ｑ
６；Ｑ９，Ｑ１０はオン、トランジスタＱ３はＯＮ、ト
ランジスタＱ４はオフ、トランジスタＱ１６はオン、ト
ランジスタＱ１５はオフし、データは保持される。
h、端子がＬＯＷになると、トランジスタＱ１，Ｑ
２；Ｑ１３，Ｑ１４はオフし、トランジスタＱ５，Ｑ
６；Ｑ９，Ｑ１０はオン、トランジスタＱ３はＯＮ、ト
ランジスタＱ４はオフ、トランジスタＱ１６はオン、ト
ランジスタＱ１５はオフし、データは保持される。
次に入力クロックパルスが反転して端子ＣがＬＯＷ、端
子がＨighになるとトランジスタＱ５，Ｑ６；Ｑ９，
Ｑ１０がオフ、トランジスタＱ１，Ｑ２；Ｑ１３，Ｑ１
４がオン、トランジスタＱ３，Ｑ４；Ｑ１５，Ｑ１６が
オフ、トランジスタＱ７，Ｑ１１がオン、トランジスタ
Ｑ８，Ｑ１２はオフし、データは反転する。このとき出
力端子ＱはＨigh、出力端子はＬＯＷである。
子がＨighになるとトランジスタＱ５，Ｑ６；Ｑ９，
Ｑ１０がオフ、トランジスタＱ１，Ｑ２；Ｑ１３，Ｑ１
４がオン、トランジスタＱ３，Ｑ４；Ｑ１５，Ｑ１６が
オフ、トランジスタＱ７，Ｑ１１がオン、トランジスタ
Ｑ８，Ｑ１２はオフし、データは反転する。このとき出
力端子ＱはＨigh、出力端子はＬＯＷである。
次に入力クロックパルスが反転して端子ＣがＨigh、端
子がＬＯＷになると、トランジスタＱ１，Ｑ２；Ｑ１
３，Ｑ１４はオフ、トランジスタＱ５，Ｑ６；Ｑ９，Ｑ
１０はオン、トランジスタＱ４はＯＮ、トランジスタＱ
３はオフ、トランジスタＱ１５はオン、トランジスタＱ
１６はオフし、データは保持される。
子がＬＯＷになると、トランジスタＱ１，Ｑ２；Ｑ１
３，Ｑ１４はオフ、トランジスタＱ５，Ｑ６；Ｑ９，Ｑ
１０はオン、トランジスタＱ４はＯＮ、トランジスタＱ
３はオフ、トランジスタＱ１５はオン、トランジスタＱ
１６はオフし、データは保持される。
以下、順次入力クロックパルスが反転を繰り返す毎に出
力データは反転と保持を繰り返す。すなわち出力データ
は入力クロックパルスに対して２倍の周期のパルスとな
り、２分周回路となっていることがわかる。
力データは反転と保持を繰り返す。すなわち出力データ
は入力クロックパルスに対して２倍の周期のパルスとな
り、２分周回路となっていることがわかる。
第４図は本発明の応用例を示す回路図であり、切替機能
付の２分周回路である。
付の２分周回路である。
第４図は第３図にトランジスタＱ１７，Ｑ２３と制御端
子Ｓを追加し、更にトランジスタＱ１，Ｑ２から成る差
動増幅器を追加し、定電流源を具体的にトランジスタＱ
９，Ｑ１４，Ｑ２０，Ｑ２６で構成した回路である。
子Ｓを追加し、更にトランジスタＱ１，Ｑ２から成る差
動増幅器を追加し、定電流源を具体的にトランジスタＱ
９，Ｑ１４，Ｑ２０，Ｑ２６で構成した回路である。
今、制御端子ＳがＬＯＷのときにはトランジスタＱ１
７，Ｑ２３はオフとなるので、回路動作は第３図に示す
回路と同一となり、２分周回路となる。
７，Ｑ２３はオフとなるので、回路動作は第３図に示す
回路と同一となり、２分周回路となる。
一方、制御端子ＳがＨighのときを考える。
今、トランジスタＱ１８，Ｑ１９，Ｑ２４，Ｑ２５のエ
ミッタサイズをＳ0とし、トランジスタＱ１７，Ｑ２３
のエミッタサイズをｍＳ0とし、トランジスタＱ１５，
Ｑ１６，Ｑ２１，Ｑ２２のエミッタサイズをｎＳ0とす
る。
ミッタサイズをＳ0とし、トランジスタＱ１７，Ｑ２３
のエミッタサイズをｍＳ0とし、トランジスタＱ１５，
Ｑ１６，Ｑ２１，Ｑ２２のエミッタサイズをｎＳ0とす
る。
ここで、ｍ＞＞１，２ｎ＞＞１かつ ２ｎ＞＞ｍとすれ
ば入力端子ＣがＨigh、入力端子がＬＯＷのときにト
ランジスタＱ１５，Ｑ１６がオン、トランジスタＱ２
１，Ｑ２２がオフ、かつトランジスタＱ１７、トランジ
スタＱ１８，Ｑ１９がオフ、トランジスタＱ２３がオ
ン、トランジスタＱ２４，Ｑ２５がオフとみなして良
い。従ってこのときに出力端子はＨigh、出力端子Ｑ
はＬＯＷとなる。
ば入力端子ＣがＨigh、入力端子がＬＯＷのときにト
ランジスタＱ１５，Ｑ１６がオン、トランジスタＱ２
１，Ｑ２２がオフ、かつトランジスタＱ１７、トランジ
スタＱ１８，Ｑ１９がオフ、トランジスタＱ２３がオ
ン、トランジスタＱ２４，Ｑ２５がオフとみなして良
い。従ってこのときに出力端子はＨigh、出力端子Ｑ
はＬＯＷとなる。
次に、入力端子ＣがＬＯＷ、入力端子がＨighのとき
にトランジスタＱ１５，Ｑ１６がオフ、トランジスタＱ
２１，Ｑ２２がオン、かつトランジスタＱ１７がオン、
トランジスタＱ１８，Ｑ１９がオフ、トランジスタＱ２
３、トランジスタＱ２４，Ｑ２５がオフとみなして良
い。従ってこのときに出力端子はＬＯＷ、出力端子Ｑ
はＨighとなり、分周動作を止める。
にトランジスタＱ１５，Ｑ１６がオフ、トランジスタＱ
２１，Ｑ２２がオン、かつトランジスタＱ１７がオン、
トランジスタＱ１８，Ｑ１９がオフ、トランジスタＱ２
３、トランジスタＱ２４，Ｑ２５がオフとみなして良
い。従ってこのときに出力端子はＬＯＷ、出力端子Ｑ
はＨighとなり、分周動作を止める。
ここで第４図の回路図からもわかるようにグランドと電
源間に縦型接続しているトランジスタは２個であること
より、電源電圧が１．５Ｖ以下でも実現可能である。
源間に縦型接続しているトランジスタは２個であること
より、電源電圧が１．５Ｖ以下でも実現可能である。
以上説明したように、本発明は定電流源を共有する２対
のトランジスタ対から成る２個の差動回路でフリップフ
ロップを構成することにより低電圧化できる効果があ
る。
のトランジスタ対から成る２個の差動回路でフリップフ
ロップを構成することにより低電圧化できる効果があ
る。
第１図は本発明請求範囲１を示す回路図、第２図は本発
明請求範囲２の一実施例を示す回路図、第３図は本発明
請求範囲１の一実施例を示す回路図、第４図は本発明の
一実施例を示す回路図、第５図は従来回路である。 Ｑ１〜Ｑ２５……トランジスタ。
明請求範囲２の一実施例を示す回路図、第３図は本発明
請求範囲１の一実施例を示す回路図、第４図は本発明の
一実施例を示す回路図、第５図は従来回路である。 Ｑ１〜Ｑ２５……トランジスタ。
Claims (1)
- 【請求項１】エミッタが共通に接続され、ベースがそれ
ぞれ第１及び第２の入力端子に、コレクタがそれぞれ第
１及び第２の出力端子に接続された第１及び第２のトラ
ンジスタと、エミッタが共通に接続されベースがそれぞ
れ前記第１及び第２の出力端子にコレクタがそれぞれ前
記第２及び第１の出力端子に接続された第３及び第４の
トランジスタとを有するフリップフロップ回路におい
て、 エミッタが共通に前記第１のトランジスタのエミッタに
接続され、ベースが共通に接続された第５及び第６のト
ランジスタと、 エミッタが共通に前記第３のトランジスタのエミッタに
接続され、ベースが共通に接続された第７及び第８のト
ランジスタとをさらに有し、 前記第５及び第６のトランジスタの共通のベースと、前
記第７及び第８のトランジスタの共通のベースとに相補
クロックが入力されることを特徴とするフリップフロッ
プ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62054601A JPH0618317B2 (ja) | 1987-03-09 | 1987-03-09 | フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62054601A JPH0618317B2 (ja) | 1987-03-09 | 1987-03-09 | フリツプフロツプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63220615A JPS63220615A (ja) | 1988-09-13 |
| JPH0618317B2 true JPH0618317B2 (ja) | 1994-03-09 |
Family
ID=12975248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62054601A Expired - Lifetime JPH0618317B2 (ja) | 1987-03-09 | 1987-03-09 | フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0618317B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997047088A1 (fr) * | 1996-06-04 | 1997-12-11 | Hitachi, Ltd. | Circuit integre a semi-conducteur |
| JP4539863B2 (ja) | 2003-06-16 | 2010-09-08 | 日本電気株式会社 | 差動回路への漏洩電流が抑制された論理回路 |
-
1987
- 1987-03-09 JP JP62054601A patent/JPH0618317B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63220615A (ja) | 1988-09-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4560888A (en) | High-speed ECL synchronous logic circuit with an input logic circuit | |
| EP0351742B1 (en) | Scannable register/latch circuit | |
| US4622475A (en) | Data storage element having input and output ports isolated from regenerative circuit | |
| US4160173A (en) | Logic circuit with two pairs of cross-coupled nand/nor gates | |
| JPH0317414B2 (ja) | ||
| JPS60247733A (ja) | 論理演算回路 | |
| JPH0618317B2 (ja) | フリツプフロツプ回路 | |
| US3603819A (en) | Jk-flip-flop | |
| US3962589A (en) | Inverter with minimum skew | |
| US3917959A (en) | High speed counter latch circuit | |
| JPS6316047B2 (ja) | ||
| US3238387A (en) | Bistable multivibrators | |
| JP2747467B2 (ja) | スタティック型フリップフロップ回路 | |
| JPH0666654B2 (ja) | フリツプフロツプ | |
| JPH0834435B2 (ja) | マルチプレクサ | |
| US4357546A (en) | Integrated frequency divider circuit | |
| JPH06260902A (ja) | フリップフロップ回路 | |
| EP0239073A2 (en) | Frequency divider | |
| JP2953859B2 (ja) | リセット付ディレイフリップフロップ回路 | |
| JPS6255327B2 (ja) | ||
| JPS6026325B2 (ja) | 同期形論理回路 | |
| US5541545A (en) | High speed bipolar D latch circuit with reduced latch clocking output corruption | |
| JP3315747B2 (ja) | リセット機能付ｄラッチ回路 | |
| JPH023328B2 (ja) | ||
| JPS58177033A (ja) | 分周回路 |