JPH0537300A - スイツチトキヤパシタ回路 - Google Patents
スイツチトキヤパシタ回路Info
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- JPH0537300A JPH0537300A JP3194505A JP19450591A JPH0537300A JP H0537300 A JPH0537300 A JP H0537300A JP 3194505 A JP3194505 A JP 3194505A JP 19450591 A JP19450591 A JP 19450591A JP H0537300 A JPH0537300 A JP H0537300A
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- mos
- capacitor
- analog switches
- transistors
- switched capacitor
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/18—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals
- G06G7/184—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements
- G06G7/186—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements using an operational amplifier comprising a capacitor or a resistor in the feedback loop
- G06G7/1865—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements using an operational amplifier comprising a capacitor or a resistor in the feedback loop with initial condition setting
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
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- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】
【目的】 ローパスフィルタを用いることなくサンプリ
ングノイズの低減を図ることができるスイッチトキャパ
シタ回路を提供することにある。 【構成】 スイッチトキャパシタ積分器は、キャパシタ
1と、C−MOSアナログスイッチ2,3,4,5と、
オペアンプ6と、積分用コンデンサ7とを備えている。
C−MOSアナログスイッチ2,3,4,5は、2組の
C−MOSトランジスタを並列接続することにより構成
されている。タイミング発生回路11はクロックパルス
を入力してC−MOSアナログスイッチ2,3,4,5
の各C−MOSトランジスタを順にオン状態にすべくオ
ン信号の立ち上がりタイミングを僅かに遅延して出力す
る。
ングノイズの低減を図ることができるスイッチトキャパ
シタ回路を提供することにある。 【構成】 スイッチトキャパシタ積分器は、キャパシタ
1と、C−MOSアナログスイッチ2,3,4,5と、
オペアンプ6と、積分用コンデンサ7とを備えている。
C−MOSアナログスイッチ2,3,4,5は、2組の
C−MOSトランジスタを並列接続することにより構成
されている。タイミング発生回路11はクロックパルス
を入力してC−MOSアナログスイッチ2,3,4,5
の各C−MOSトランジスタを順にオン状態にすべくオ
ン信号の立ち上がりタイミングを僅かに遅延して出力す
る。
Description
【0001】
【産業上の利用分野】この発明は、フィルタ等に用いら
れるスイッチトキャパシタ回路に関するものである。
れるスイッチトキャパシタ回路に関するものである。
【0002】
【従来の技術】図8にはスイッチトキャパシタ積分器の
一例を示す。このスイッチトキャパシタ積分器は、キャ
パシタ50と、4つのアナログスイッチ51,52,5
3,54と、オペアンプ55と、積分用コンデンサ56
とから構成されている。アナログスイッチ51,52,
53,54は、図9に示すC−MOSトランジスタより
なり、アナログスイッチ52,53は図10に示すクロ
ック信号φ1 でオン・オフするとともにアナログスイッ
チ51,54は図10に示すクロック信号φ2でオン・
オフする。そして、クロック信号φ2 でキャパシタ50
に充電された電荷は、クロックφ1 で積分用コンデンサ
56に転送され、そのとき出力Vout には図10に示す
サンプリングノイズが発生する。
一例を示す。このスイッチトキャパシタ積分器は、キャ
パシタ50と、4つのアナログスイッチ51,52,5
3,54と、オペアンプ55と、積分用コンデンサ56
とから構成されている。アナログスイッチ51,52,
53,54は、図9に示すC−MOSトランジスタより
なり、アナログスイッチ52,53は図10に示すクロ
ック信号φ1 でオン・オフするとともにアナログスイッ
チ51,54は図10に示すクロック信号φ2でオン・
オフする。そして、クロック信号φ2 でキャパシタ50
に充電された電荷は、クロックφ1 で積分用コンデンサ
56に転送され、そのとき出力Vout には図10に示す
サンプリングノイズが発生する。
【0003】そのために、例えばスイッチトキャパシタ
フィルタ(SCF)では、図11に示すように、SCF
57の出力にRCアクティブフィルタ等のローパスフィ
ルタ58を接続してサンプリングノイズを低減する方法
が採られている(特開昭58ー198918号公報)。
フィルタ(SCF)では、図11に示すように、SCF
57の出力にRCアクティブフィルタ等のローパスフィ
ルタ58を接続してサンプリングノイズを低減する方法
が採られている(特開昭58ー198918号公報)。
【0004】
【発明が解決しようとする課題】しかしながら、アクテ
ィブフィルタ等のローパスフィルタ58を用いたノイズ
低減方法では、ローパスフィルタを構成するための抵
抗、キャパシタ及びオペアンプ等を付加する必要があ
り、特にモノリシックIC化を考えた場合には、抵抗、
キャパシタは面積が大きく、ICに内蔵できないために
外付けとする必要があり、コストアップにつながるとい
う問題がある。
ィブフィルタ等のローパスフィルタ58を用いたノイズ
低減方法では、ローパスフィルタを構成するための抵
抗、キャパシタ及びオペアンプ等を付加する必要があ
り、特にモノリシックIC化を考えた場合には、抵抗、
キャパシタは面積が大きく、ICに内蔵できないために
外付けとする必要があり、コストアップにつながるとい
う問題がある。
【0005】この発明の目的は、ローパスフィルタを用
いることなくサンプリングノイズの低減を図ることがで
きるスイッチトキャパシタ回路を提供することにある。
いることなくサンプリングノイズの低減を図ることがで
きるスイッチトキャパシタ回路を提供することにある。
【0006】
【課題を解決するための手段】この発明は、キャパシタ
と、複数のMOSトランジスタを並列接続することによ
り構成され、前記キャパシタの放電を行わせるためのM
OSスイッチング手段と、クロックパルスを入力し、前
記MOSスイッチング手段の各MOSトランジスタを順
にオン状態にすべくオン信号の立ち上がりタイミングを
僅かに遅延して出力するタイミング発生手段とを備えた
スイッチトキャパシタ回路をその要旨とするものであ
る。
と、複数のMOSトランジスタを並列接続することによ
り構成され、前記キャパシタの放電を行わせるためのM
OSスイッチング手段と、クロックパルスを入力し、前
記MOSスイッチング手段の各MOSトランジスタを順
にオン状態にすべくオン信号の立ち上がりタイミングを
僅かに遅延して出力するタイミング発生手段とを備えた
スイッチトキャパシタ回路をその要旨とするものであ
る。
【0007】つまり、図6に示すように、アナログスイ
ッチとしてC−MOSトランジスタを用いた場合におい
て、ゲート幅Wp,Wn は一定にしたままm分割して並列
接続し(Wp =Wp1+Wp2+…Wpm、Wn =Wn1+Wn2
+…Wnm)、さらに、図7に示すように、各C−MOS
トランジスタのオン信号の立ち上がりタイミングを僅か
なディレィ時間td だけズラして出力して順にオン状態
にさせる。
ッチとしてC−MOSトランジスタを用いた場合におい
て、ゲート幅Wp,Wn は一定にしたままm分割して並列
接続し(Wp =Wp1+Wp2+…Wpm、Wn =Wn1+Wn2
+…Wnm)、さらに、図7に示すように、各C−MOS
トランジスタのオン信号の立ち上がりタイミングを僅か
なディレィ時間td だけズラして出力して順にオン状態
にさせる。
【0008】
【作用】タイミング発生手段はクロックパルスを入力し
オン信号の立ち上がりタイミングを僅かに遅延して出力
してMOSスイッチング手段の各MOSトランジスタを
順にオン状態にする。このとき、サンプリングノイズが
発生しようとするが、電荷を転送する過渡時におけるア
ナログスイッチのオン抵抗が高められることで、サンプ
リングノイズが低減される。
オン信号の立ち上がりタイミングを僅かに遅延して出力
してMOSスイッチング手段の各MOSトランジスタを
順にオン状態にする。このとき、サンプリングノイズが
発生しようとするが、電荷を転送する過渡時におけるア
ナログスイッチのオン抵抗が高められることで、サンプ
リングノイズが低減される。
【0009】
【実施例】以下、この発明を具体化した一実施例を図面
に従って説明する。図1にはスイッチトキャパシタ積分
器を示す。この積分器は、キャパシタ1と、C−MOS
アナログスイッチ2,3,4,5と、オペアンプ6と、
積分用コンデンサ7とを備えている。C−MOSアナロ
グスイッチ2,3,4,5は、2組のC−MOSトラン
ジスタを並列接続することにより構成されている。即
ち、C−MOSアナログスイッチ2においては、p型M
OSトランジスタTp1とn型MOSトランジスタTn1と
により第1のC−MOSトランジスタが構成され、p型
MOSトランジスタTp2とn型MOSトランジスタTn2
とにより第2のC−MOSトランジスタが構成されてい
る。同様に、C−MOSアナログスイッチ3において
は、Tp3とTn3とにより第1のC−MOSトランジスタ
が構成され、Tp4とTn4とにより第2のC−MOSトラ
ンジスタが構成されている。C−MOSアナログスイッ
チ4においては、Tp5とTn5とにより第1のC−MOS
トランジスタが構成され、Tp6とTn6とにより第2のC
−MOSトランジスタが構成されている。C−MOSア
ナログスイッチ5においては、Tp7とTn7とにより第1
のC−MOSトランジスタが構成され、Tp8とTn8とに
より第2のC−MOSトランジスタが構成されている。
さらに、この2組のC−MOSトランジスタは、所望の
1組のC−MOSトランジスタのゲート幅に対し1/2
のゲート幅となっている。
に従って説明する。図1にはスイッチトキャパシタ積分
器を示す。この積分器は、キャパシタ1と、C−MOS
アナログスイッチ2,3,4,5と、オペアンプ6と、
積分用コンデンサ7とを備えている。C−MOSアナロ
グスイッチ2,3,4,5は、2組のC−MOSトラン
ジスタを並列接続することにより構成されている。即
ち、C−MOSアナログスイッチ2においては、p型M
OSトランジスタTp1とn型MOSトランジスタTn1と
により第1のC−MOSトランジスタが構成され、p型
MOSトランジスタTp2とn型MOSトランジスタTn2
とにより第2のC−MOSトランジスタが構成されてい
る。同様に、C−MOSアナログスイッチ3において
は、Tp3とTn3とにより第1のC−MOSトランジスタ
が構成され、Tp4とTn4とにより第2のC−MOSトラ
ンジスタが構成されている。C−MOSアナログスイッ
チ4においては、Tp5とTn5とにより第1のC−MOS
トランジスタが構成され、Tp6とTn6とにより第2のC
−MOSトランジスタが構成されている。C−MOSア
ナログスイッチ5においては、Tp7とTn7とにより第1
のC−MOSトランジスタが構成され、Tp8とTn8とに
より第2のC−MOSトランジスタが構成されている。
さらに、この2組のC−MOSトランジスタは、所望の
1組のC−MOSトランジスタのゲート幅に対し1/2
のゲート幅となっている。
【0010】信号入力端子8は、C−MOSアナログス
イッチ2とキャパシタ1とC−MOSアナログスイッチ
5との直列回路を介してオペアンプ6の反転入力端子に
接続されている。クランド端子9はC−MOSアナログ
スイッチ3を介してキャパシタ1の入力側に接続され、
又、C−MOSアナログスイッチ4を介してキャパシタ
1の出力側に接続され、さらに、オペアンプ6の非反転
入力端子に接続されている。
イッチ2とキャパシタ1とC−MOSアナログスイッチ
5との直列回路を介してオペアンプ6の反転入力端子に
接続されている。クランド端子9はC−MOSアナログ
スイッチ3を介してキャパシタ1の入力側に接続され、
又、C−MOSアナログスイッチ4を介してキャパシタ
1の出力側に接続され、さらに、オペアンプ6の非反転
入力端子に接続されている。
【0011】又、クロック端子10はタイミング発生回
路11に接続されている。このタイミング発生回路11
の出力端子12はインバータ13,14を介してC−M
OSアナログスイッチ2,4でのトランジスタTn1,T
n5のゲート端子に接続されるとともに、出力端子15は
インバータ16,17を介してC−MOSアナログスイ
ッチ2,4でのトランジスタTn2, Tn6のゲート端子に
接続されている。タイミング発生回路11の出力端子1
8はインバータ19,20を介してC−MOSアナログ
スイッチ3,5でのトランジスタTn3, Tn7のゲート端
子に接続されるとともに、出力端子21はインバータ2
2,23を介してC−MOSアナログスイッチ3,5で
のトランジスタTn4, Tn8のゲート端子に接続されてい
る。インバータ13と14との間の接続点aはC−MO
Sアナログスイッチ2,4でのトランジスタTp1, Tp5
のゲート端子に接続されるとともに、インバータ16と
17との間の接続点bはC−MOSアナログスイッチ
2,4でのトランジスタTp2, Tp6のゲート端子に接続
されている。インバータ19と20との間の接続点cは
C−MOSアナログスイッチ3,5でのトランジスタT
p3, Tp7のゲート端子に接続されるとともに、インバー
タ22と23との間の接続点dはC−MOSアナログス
イッチ3,5でのトランジスタTp4, Tp8のゲート端子
に接続されている。
路11に接続されている。このタイミング発生回路11
の出力端子12はインバータ13,14を介してC−M
OSアナログスイッチ2,4でのトランジスタTn1,T
n5のゲート端子に接続されるとともに、出力端子15は
インバータ16,17を介してC−MOSアナログスイ
ッチ2,4でのトランジスタTn2, Tn6のゲート端子に
接続されている。タイミング発生回路11の出力端子1
8はインバータ19,20を介してC−MOSアナログ
スイッチ3,5でのトランジスタTn3, Tn7のゲート端
子に接続されるとともに、出力端子21はインバータ2
2,23を介してC−MOSアナログスイッチ3,5で
のトランジスタTn4, Tn8のゲート端子に接続されてい
る。インバータ13と14との間の接続点aはC−MO
Sアナログスイッチ2,4でのトランジスタTp1, Tp5
のゲート端子に接続されるとともに、インバータ16と
17との間の接続点bはC−MOSアナログスイッチ
2,4でのトランジスタTp2, Tp6のゲート端子に接続
されている。インバータ19と20との間の接続点cは
C−MOSアナログスイッチ3,5でのトランジスタT
p3, Tp7のゲート端子に接続されるとともに、インバー
タ22と23との間の接続点dはC−MOSアナログス
イッチ3,5でのトランジスタTp4, Tp8のゲート端子
に接続されている。
【0012】図2にはタイミング発生回路11の具体的
構成を示す。タイミング発生回路11は、フリップフロ
ップ回路24と、ナンド回路25,26と、コンデンサ
28,29と、インバータ30,31,32,33,3
4,35,36,37,38とから構成されている。ク
ロック端子10からのクロックパルスは、フリップフロ
ップ回路24に直接及びインバータ30を介して入力さ
れる。フリップフロップ回路24の一方の出力信号は、
インバータ33を介して出力端子12に出力されるとと
もに、インバータ31,32、コンデンサ28、ナンド
回路25、インバータ34を介して出力端子15に出力
される。同様に、フリップフロップ回路24の他の出力
信号は、インバータ38を介して出力端子18に出力さ
れるとともに、インバータ35,36、コンデンサ2
9、ナンド回路26、インバータ37を介して出力端子
21に出力される。
構成を示す。タイミング発生回路11は、フリップフロ
ップ回路24と、ナンド回路25,26と、コンデンサ
28,29と、インバータ30,31,32,33,3
4,35,36,37,38とから構成されている。ク
ロック端子10からのクロックパルスは、フリップフロ
ップ回路24に直接及びインバータ30を介して入力さ
れる。フリップフロップ回路24の一方の出力信号は、
インバータ33を介して出力端子12に出力されるとと
もに、インバータ31,32、コンデンサ28、ナンド
回路25、インバータ34を介して出力端子15に出力
される。同様に、フリップフロップ回路24の他の出力
信号は、インバータ38を介して出力端子18に出力さ
れるとともに、インバータ35,36、コンデンサ2
9、ナンド回路26、インバータ37を介して出力端子
21に出力される。
【0013】出力端子18からのクロック信号φ1 ,出
力端子21からのクロック信号φ'1, 出力端子12から
のクロック信号φ2 , 出力端子15からのクロック信号
φ'2に対し、図1のc点でのφ1 バー,d点でのφ'1バ
ー,a点でのφ2 バー,b点でのφ'2バーは、φ1 ,
φ'1,φ2 ,φ'2と逆相のCーMOSアナログスイッチ
の駆動クロックとなる。
力端子21からのクロック信号φ'1, 出力端子12から
のクロック信号φ2 , 出力端子15からのクロック信号
φ'2に対し、図1のc点でのφ1 バー,d点でのφ'1バ
ー,a点でのφ2 バー,b点でのφ'2バーは、φ1 ,
φ'1,φ2 ,φ'2と逆相のCーMOSアナログスイッチ
の駆動クロックとなる。
【0014】そして、図3に示すように、クロック信号
φ'1はクロック信号φ1 に対し所定のディレィ時間Td
(10nsec)の遅れが発生する。同様に、クロック
信号φ'2はクロック信号φ2 に対し所定のディレィ時間
Td (10nsec)の遅れが発生する。又、クロック
信号φ1 ,φ2 のオン時間は500nsecである。
尚、ディレィ時間Td は図2のコンデンサ28,29の
時定数を変更することにより調整できる。
φ'1はクロック信号φ1 に対し所定のディレィ時間Td
(10nsec)の遅れが発生する。同様に、クロック
信号φ'2はクロック信号φ2 に対し所定のディレィ時間
Td (10nsec)の遅れが発生する。又、クロック
信号φ1 ,φ2 のオン時間は500nsecである。
尚、ディレィ時間Td は図2のコンデンサ28,29の
時定数を変更することにより調整できる。
【0015】次に、このように構成したスイッチトキャ
パシタ積分器の作用を説明する。図3におけるt1 のタ
イミングにてクロック信号φ2 が立ち上がると(クロッ
ク信号φ2 バーが立ち下がると)、C−MOSアナログ
スイッチ2,4での1組のC−MOSトランジスタ(T
n1,Tp1,Tn5,Tp5)がクロック信号φ2 ,φ2 バー
でオンする。そして、ディレィ時間td の経過した時
に、クロック信号φ'2が立ち上がると(クロック信号
φ'2バーが立ち下がると)、クロック信号φ'2,φ'2バ
ーによりもう1組のC−MOSトランジスタ(Tn2,T
p2,Tn6,Tp6)がオンする。このことにより、信号入
力端子8からの入力信号Vinがサンプルされ、キャパシ
タ1に電荷が蓄積される。
パシタ積分器の作用を説明する。図3におけるt1 のタ
イミングにてクロック信号φ2 が立ち上がると(クロッ
ク信号φ2 バーが立ち下がると)、C−MOSアナログ
スイッチ2,4での1組のC−MOSトランジスタ(T
n1,Tp1,Tn5,Tp5)がクロック信号φ2 ,φ2 バー
でオンする。そして、ディレィ時間td の経過した時
に、クロック信号φ'2が立ち上がると(クロック信号
φ'2バーが立ち下がると)、クロック信号φ'2,φ'2バ
ーによりもう1組のC−MOSトランジスタ(Tn2,T
p2,Tn6,Tp6)がオンする。このことにより、信号入
力端子8からの入力信号Vinがサンプルされ、キャパシ
タ1に電荷が蓄積される。
【0016】次に、図3でのt2 のタイミングにてC−
MOSアナログスイッチ2,4がオフし、その後、t3
のタイミングでクロック信号φ1が立ち上がると(クロ
ック信号φ1 バーが立ち下がると)、C−MOSアナロ
グスイッチ3,5での1組のC−MOSトランジスタ
(Tn3,Tp3,Tn7,Tp7)がクロック信号φ1 ,φ1
バーでオンする。そして、ディレィ時間td の経過した
時に、クロック信号φ'1が立ち上がると(クロック信号
φ'1バーが立ち下がると)、クロック信号φ'1,φ'1バ
ーによりもう1組のC−MOSトランジスタ(Tn4,T
p4,Tn8,Tp8)がオンする。この動作により、キャパ
シタ1の電荷は積分用コンデンサ7へ転送され、出力V
out はステップ状に変化する。以上のサイクルのくり返
しにより、入力信号Vinはスイッチトキャパシタ回路の
伝達関数に基づき、出力Vout へ伝達される。
MOSアナログスイッチ2,4がオフし、その後、t3
のタイミングでクロック信号φ1が立ち上がると(クロ
ック信号φ1 バーが立ち下がると)、C−MOSアナロ
グスイッチ3,5での1組のC−MOSトランジスタ
(Tn3,Tp3,Tn7,Tp7)がクロック信号φ1 ,φ1
バーでオンする。そして、ディレィ時間td の経過した
時に、クロック信号φ'1が立ち上がると(クロック信号
φ'1バーが立ち下がると)、クロック信号φ'1,φ'1バ
ーによりもう1組のC−MOSトランジスタ(Tn4,T
p4,Tn8,Tp8)がオンする。この動作により、キャパ
シタ1の電荷は積分用コンデンサ7へ転送され、出力V
out はステップ状に変化する。以上のサイクルのくり返
しにより、入力信号Vinはスイッチトキャパシタ回路の
伝達関数に基づき、出力Vout へ伝達される。
【0017】このように、C−MOSアナログスイッチ
2,3,4,5がオンする過渡時において、アナログス
イッチのオン抵抗を高め、キャパシタ1への充放電が進
むにつれオン抵抗を小さくするという、アナログスイッ
チのオン抵抗の時間的制御が行われる。その結果、電荷
を転送する過渡時には、電荷の急激な移動を緩和してサ
ンプリングノイズが低減される。尚、ディレイ時間td
は10nsecと僅かな時間であるためスイッチトキャ
パシタ回路の動作速度に影響を与えることはない。
2,3,4,5がオンする過渡時において、アナログス
イッチのオン抵抗を高め、キャパシタ1への充放電が進
むにつれオン抵抗を小さくするという、アナログスイッ
チのオン抵抗の時間的制御が行われる。その結果、電荷
を転送する過渡時には、電荷の急激な移動を緩和してサ
ンプリングノイズが低減される。尚、ディレイ時間td
は10nsecと僅かな時間であるためスイッチトキャ
パシタ回路の動作速度に影響を与えることはない。
【0018】このように本実施例では、2組のC−MO
Sトランジスタを並列接続することによりC−MOSア
ナログスイッチ2,3,4,5(MOSスイッチング手
段)を構成し、タイミング発生回路11(タイミング発
生手段)はクロックパルスを入力してC−MOSアナロ
グスイッチ2,3,4,5の各C−MOSトランジスタ
を順にオン状態にすべくオン信号の立ち上がりタイミン
グを僅かに遅延して出力するようにした。その結果、図
11に示すようにアクティブフィルタ等のローパスフィ
ルタ58を用いたノイズ低減方法では、ローパスフィル
タを構成するための抵抗、キャパシタ及びオペアンプ等
を付加する必要があったが、本実施例では、抵抗等を付
けることなくサンプリングノイズの低減を図ることがで
きる。このとき、回路規模の増加を伴なわず、かつIC
内部で実現できる。
Sトランジスタを並列接続することによりC−MOSア
ナログスイッチ2,3,4,5(MOSスイッチング手
段)を構成し、タイミング発生回路11(タイミング発
生手段)はクロックパルスを入力してC−MOSアナロ
グスイッチ2,3,4,5の各C−MOSトランジスタ
を順にオン状態にすべくオン信号の立ち上がりタイミン
グを僅かに遅延して出力するようにした。その結果、図
11に示すようにアクティブフィルタ等のローパスフィ
ルタ58を用いたノイズ低減方法では、ローパスフィル
タを構成するための抵抗、キャパシタ及びオペアンプ等
を付加する必要があったが、本実施例では、抵抗等を付
けることなくサンプリングノイズの低減を図ることがで
きる。このとき、回路規模の増加を伴なわず、かつIC
内部で実現できる。
【0019】尚、この発明は上記実施例に限定されるこ
となく、例えば、上記実施例ではアナログスイッチとし
てC−MOSスイッチを用いたが、スイッチとしてはN
−MOSスイッチ、P−MOSスイッチを用いてもよ
い。即ち、図4に示すように、N−MOSスイッチ3
9,40,41,42を用いたり、図5に示すように、
P−MOSスイッチ43,44,45,46を用いても
よい。
となく、例えば、上記実施例ではアナログスイッチとし
てC−MOSスイッチを用いたが、スイッチとしてはN
−MOSスイッチ、P−MOSスイッチを用いてもよ
い。即ち、図4に示すように、N−MOSスイッチ3
9,40,41,42を用いたり、図5に示すように、
P−MOSスイッチ43,44,45,46を用いても
よい。
【0020】又、前記実施例ではアナログスイッチ(M
OSトランジスタ)を2分割した例を示したが、3分割
以上でもよい。さらに、トランジスタの分割の方法とし
て、前記実施例では同じゲート幅を有するMOSトラン
ジスタを用いたが、重み付けした分割でもよい。つま
り、異なるゲート幅を有するMOSトランジスタを用い
て分割してもよい。尚、この場合においては、最初にオ
ン抵抗の大きな(ゲートサイズの小さな)トランジスタ
をオンし、その後に、オン抵抗の小さな(ゲートサイズ
の大きな)トランジスタをオンさせることが望ましい
が、あまりにオン抵抗の小さな(ゲートサイズの大き
な)トランジスタを用いると、このオン抵抗の小さなト
ランジスタをオンさせる際にノイズが発生するのでその
ための考慮は必要である。
OSトランジスタ)を2分割した例を示したが、3分割
以上でもよい。さらに、トランジスタの分割の方法とし
て、前記実施例では同じゲート幅を有するMOSトラン
ジスタを用いたが、重み付けした分割でもよい。つま
り、異なるゲート幅を有するMOSトランジスタを用い
て分割してもよい。尚、この場合においては、最初にオ
ン抵抗の大きな(ゲートサイズの小さな)トランジスタ
をオンし、その後に、オン抵抗の小さな(ゲートサイズ
の大きな)トランジスタをオンさせることが望ましい
が、あまりにオン抵抗の小さな(ゲートサイズの大き
な)トランジスタを用いると、このオン抵抗の小さなト
ランジスタをオンさせる際にノイズが発生するのでその
ための考慮は必要である。
【0021】さらに、上記実施例では4つのアナログス
イッチ2〜5とも2組のMOSトランジスタを並列接続
したが、キャパシタ1の放電のためのアナログスイッチ
3,5のみ2組のC−MOSトランジスタを並列接続し
た構成とし、他のアナログスイッチ2,4については1
組のC−MOSトランジスタを使用してもよい。
イッチ2〜5とも2組のMOSトランジスタを並列接続
したが、キャパシタ1の放電のためのアナログスイッチ
3,5のみ2組のC−MOSトランジスタを並列接続し
た構成とし、他のアナログスイッチ2,4については1
組のC−MOSトランジスタを使用してもよい。
【0022】
【発明の効果】以上詳述したようにこの発明によれば、
ローパスフィルタを用いることなくサンプリングノイズ
の低減を図ることができる優れた効果を発揮する。
ローパスフィルタを用いることなくサンプリングノイズ
の低減を図ることができる優れた効果を発揮する。
【図1】実施例のスイッチトキャパシタ積分器の構成図
である。
である。
【図2】タイミング発生回路を示す電気回路図である。
【図3】アナログスイッチの駆動クロックタイミングを
示す図である。
示す図である。
【図4】別例のスイッチトキャパシタ積分器の構成図で
ある。
ある。
【図5】他の別例のスイッチトキャパシタ積分器の構成
図である。
図である。
【図6】アナログスイッチを説明するための図である。
【図7】クロックタイミングを示す図である。
【図8】従来技術を説明するためのスイッチトキャパシ
タ積分器の構成図である。
タ積分器の構成図である。
【図9】アナログスイッチの構成図である。
【図10】アナログスイッチの駆動クロックタイミング
を示す図である。
を示す図である。
【図11】ローパスフィルタを備えたSCFの構成図で
ある。
ある。
3 MOSスイッチング手段としてのC−MOSアナロ
グスイッチ 5 MOSスイッチング手段としてのC−MOSアナロ
グスイッチ 11 タイミング発生手段としてのタイミング発生回路
グスイッチ 5 MOSスイッチング手段としてのC−MOSアナロ
グスイッチ 11 タイミング発生手段としてのタイミング発生回路
Claims (1)
- 【特許請求の範囲】 【請求項1】 キャパシタと、 複数のMOSトランジスタを並列接続することにより構
成され、前記キャパシタの放電を行わせるためのMOS
スイッチング手段と、 クロックパルスを入力し、前記MOSスイッチング手段
の各MOSトランジスタを順にオン状態にすべくオン信
号の立ち上がりタイミングを僅かに遅延して出力するタ
イミング発生手段とを備えたことを特徴とするスイッチ
トキャパシタ回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03194505A JP3132064B2 (ja) | 1991-08-02 | 1991-08-02 | スイッチトキャパシタ回路 |
US08/309,499 US5495199A (en) | 1991-08-02 | 1994-09-23 | Switched capacitor circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03194505A JP3132064B2 (ja) | 1991-08-02 | 1991-08-02 | スイッチトキャパシタ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0537300A true JPH0537300A (ja) | 1993-02-12 |
JP3132064B2 JP3132064B2 (ja) | 2001-02-05 |
Family
ID=16325640
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03194505A Expired - Lifetime JP3132064B2 (ja) | 1991-08-02 | 1991-08-02 | スイッチトキャパシタ回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5495199A (ja) |
JP (1) | JP3132064B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007049232A (ja) * | 2005-08-05 | 2007-02-22 | Sanyo Electric Co Ltd | スイッチ制御回路、δς変調回路、及びδς変調型adコンバータ |
CN100338880C (zh) * | 2003-09-30 | 2007-09-19 | 联发科技股份有限公司 | 可抑制时钟脉冲馈通效应且具有低相位噪声的切换式电容电路与相关方法 |
US9246502B2 (en) | 2013-08-21 | 2016-01-26 | Asahi Kasei Microdevices Corporation | Control method of D/A converter, D/A converter, control method of A/D converter, and A/D converter |
US9825646B1 (en) | 2016-07-07 | 2017-11-21 | Tech Idea Co., Ltd. | Integrator and A/D converter using the same |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5546039A (en) * | 1994-11-02 | 1996-08-13 | Advanced Micro Devices, Inc. | Charge dissipation in capacitively loaded ports |
CA2157690A1 (en) * | 1995-09-07 | 1997-03-08 | Bosco Leung | Lower power passive sigma-delta converter |
US5734288A (en) * | 1996-01-31 | 1998-03-31 | Analogic Corporation | Apparatus for and method of autozeroing the output of a charge-to-voltage converter |
US6429719B1 (en) * | 1998-11-27 | 2002-08-06 | Matsushita Electric Industrial Co., Ltd. | Signal processing circuit for charge generation type detection device |
US6191628B1 (en) | 1999-01-04 | 2001-02-20 | International Business Machines Corporation | Circuit for controlling the slew rate of a digital signal |
US6542017B2 (en) * | 2001-06-13 | 2003-04-01 | Texas Instruments Incorporated | Feed-forward approach for timing skew in interleaved and double-sampled circuits |
US7002393B2 (en) * | 2004-03-19 | 2006-02-21 | Mediatek Inc. | Switched capacitor circuit capable of minimizing clock feedthrough effect and having low phase noise and method thereof |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5641579A (en) * | 1979-09-10 | 1981-04-18 | Toshiba Corp | Address selector |
US4446390A (en) * | 1981-12-28 | 1984-05-01 | Motorola, Inc. | Low leakage CMOS analog switch circuit |
JPS58198918A (ja) * | 1982-05-17 | 1983-11-19 | Matsushita Electric Ind Co Ltd | フイルタ回路 |
KR860001485B1 (ko) * | 1982-09-13 | 1986-09-26 | 산요덴기 가부시기가이샤 | 애널로그스위치회로 |
JPH0666640B2 (ja) * | 1986-07-21 | 1994-08-24 | 日本電信電話株式会社 | スイツチ制御回路 |
JP2726413B2 (ja) * | 1986-12-25 | 1998-03-11 | 株式会社東芝 | 振幅比較回路 |
-
1991
- 1991-08-02 JP JP03194505A patent/JP3132064B2/ja not_active Expired - Lifetime
-
1994
- 1994-09-23 US US08/309,499 patent/US5495199A/en not_active Expired - Lifetime
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100338880C (zh) * | 2003-09-30 | 2007-09-19 | 联发科技股份有限公司 | 可抑制时钟脉冲馈通效应且具有低相位噪声的切换式电容电路与相关方法 |
JP2007049232A (ja) * | 2005-08-05 | 2007-02-22 | Sanyo Electric Co Ltd | スイッチ制御回路、δς変調回路、及びδς変調型adコンバータ |
US9246502B2 (en) | 2013-08-21 | 2016-01-26 | Asahi Kasei Microdevices Corporation | Control method of D/A converter, D/A converter, control method of A/D converter, and A/D converter |
US9825646B1 (en) | 2016-07-07 | 2017-11-21 | Tech Idea Co., Ltd. | Integrator and A/D converter using the same |
Also Published As
Publication number | Publication date |
---|---|
US5495199A (en) | 1996-02-27 |
JP3132064B2 (ja) | 2001-02-05 |
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