JPS6282817A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS6282817A JPS6282817A JP60225261A JP22526185A JPS6282817A JP S6282817 A JPS6282817 A JP S6282817A JP 60225261 A JP60225261 A JP 60225261A JP 22526185 A JP22526185 A JP 22526185A JP S6282817 A JPS6282817 A JP S6282817A
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- JP
- Japan
- Prior art keywords
- inverter
- circuit
- discharge
- capacitor
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理回路に関し、特にアナログ回路とデジタル
回路とが混在するMO8集積回路に使用する論理回路に
関する。
回路とが混在するMO8集積回路に使用する論理回路に
関する。
従来、アナログ回路とデジタル回路とが混在するMO8
8M回路に使用する論理回路についても、デジタル回路
のみで構成されるMO8集積回路におけると同様に、負
荷となるバッファ回路等の入力ゲート容量から前段の論
理回路の駆動能力が決められていた。
8M回路に使用する論理回路についても、デジタル回路
のみで構成されるMO8集積回路におけると同様に、負
荷となるバッファ回路等の入力ゲート容量から前段の論
理回路の駆動能力が決められていた。
第3図は従来の論理回路の一構成例の等価回路図である
。第3因において、33はオープンドフィン型出力バッ
ファ回路を構成するnチャネルのMOSトランジスタ、
30.31はこれ全駆動するインバータ、32はインバ
ータ31の寄生容量とMOSトランジスタ33の入力ゲ
ート容量との和に等価なコンデンサである。
。第3因において、33はオープンドフィン型出力バッ
ファ回路を構成するnチャネルのMOSトランジスタ、
30.31はこれ全駆動するインバータ、32はインバ
ータ31の寄生容量とMOSトランジスタ33の入力ゲ
ート容量との和に等価なコンデンサである。
第3図の等何回路において、コンデンサ32の容量値を
01インバータ31を構成する接地電位側のMOSトラ
ンジスタの導通時のオン抵抗を几、スタのオン抵抗を介
してコンデンサ32の電荷を放電することを考える。時
刻tにおけるコンデンサ32の電位をV (t)とする
と V(tl=Vcexp(−t/CR) ・−・−・・
・−−−−・(1)が成り立つ。時刻tにおいてインバ
ータ31の接地/電位側のMOS)ランジスタに流れる
電流を1 ft)とし、コンデンサ32の電荷tQ(t
)とするとI (tl = dQ(tl/d t :
−V(t)/R・・・・・・・・・・・・(2)で表さ
れる。これより時刻1=0における電流はI (o)
= Vc / Rトft り、接地を位1t411 (
7) M OS ) ランジスタのオン抵抗Rが小さけ
れば小さい程電流が大きいことが分かる。一方、(1)
式からコンデンサ32の電位V (t)の変化速度はC
Rの積に依存し、Cが大きいときは几を小さくしなけれ
ばならないことが分かる。
01インバータ31を構成する接地電位側のMOSトラ
ンジスタの導通時のオン抵抗を几、スタのオン抵抗を介
してコンデンサ32の電荷を放電することを考える。時
刻tにおけるコンデンサ32の電位をV (t)とする
と V(tl=Vcexp(−t/CR) ・−・−・・
・−−−−・(1)が成り立つ。時刻tにおいてインバ
ータ31の接地/電位側のMOS)ランジスタに流れる
電流を1 ft)とし、コンデンサ32の電荷tQ(t
)とするとI (tl = dQ(tl/d t :
−V(t)/R・・・・・・・・・・・・(2)で表さ
れる。これより時刻1=0における電流はI (o)
= Vc / Rトft り、接地を位1t411 (
7) M OS ) ランジスタのオン抵抗Rが小さけ
れば小さい程電流が大きいことが分かる。一方、(1)
式からコンデンサ32の電位V (t)の変化速度はC
Rの積に依存し、Cが大きいときは几を小さくしなけれ
ばならないことが分かる。
すなわち、上述した第3図の従来回路において、出力M
OSトランジスタ33の入カゲート容世が太きいく負荷
’IE流が太きいと入力ゲート容量も大きくなる)と、
インバータ31のオン抵抗を小さくする必要があり、コ
ンデンサ32から接地電位への放電電流を増大させる結
果となる。
OSトランジスタ33の入カゲート容世が太きいく負荷
’IE流が太きいと入力ゲート容量も大きくなる)と、
インバータ31のオン抵抗を小さくする必要があり、コ
ンデンサ32から接地電位への放電電流を増大させる結
果となる。
アナログ回路とデジタル回路が混在する集積回路におい
ては、この放t[流が接地端子への共通抵抗成分等を介
してアナログ回路の特性を劣化させるという問題点があ
る。特に、サンプル・ホールド回路などにおいてサンプ
リング期間からホールド期間に変わる境界時点で、上述
したパルス状の放電電流による雑音が入るとサンプル・
ホールド値の変動が大きく、サンプル・ホールド回路特
性の劣化に直接結び付く。このよりな特性劣化は放t%
流に起因するのみならす、電源からの充電電流によって
も発生する。
ては、この放t[流が接地端子への共通抵抗成分等を介
してアナログ回路の特性を劣化させるという問題点があ
る。特に、サンプル・ホールド回路などにおいてサンプ
リング期間からホールド期間に変わる境界時点で、上述
したパルス状の放電電流による雑音が入るとサンプル・
ホールド値の変動が大きく、サンプル・ホールド回路特
性の劣化に直接結び付く。このよりな特性劣化は放t%
流に起因するのみならす、電源からの充電電流によって
も発生する。
本発明の目的は、上述した特性劣化の原因となる光放i
mx流を減少させ、アナログ回路への雑音妨害の少ない
論理回路を提供することである。
mx流を減少させ、アナログ回路への雑音妨害の少ない
論理回路を提供することである。
本発明の論理回路は、アナログ回路とデジタル回路とが
混在する半導体集積回路の論理回路において、出力バッ
ファ−トランジスタとこの出力バッファ・トランジスタ
を駆動する論理素子回路とから成る主回路と、この主回
路と並列に接続され前記主回路と同一構成で前記論理素
子回路の入力に直列抵抗が挿入されたN個(N≧1の整
数)の副回路とから構成され、前記各副回路の論理素子
回路の状態が前記主回路の論理素子回路の状態より順次
遅れて変化するように前記各副回路の直列抵抗の抵抗値
が選定されている。
混在する半導体集積回路の論理回路において、出力バッ
ファ−トランジスタとこの出力バッファ・トランジスタ
を駆動する論理素子回路とから成る主回路と、この主回
路と並列に接続され前記主回路と同一構成で前記論理素
子回路の入力に直列抵抗が挿入されたN個(N≧1の整
数)の副回路とから構成され、前記各副回路の論理素子
回路の状態が前記主回路の論理素子回路の状態より順次
遅れて変化するように前記各副回路の直列抵抗の抵抗値
が選定されている。
次に、本発明の実施例について図面を参照し2て説明す
る。
る。
第1図は本発明の一実施例の等価回路図である。
第1図において、1は主回路、laは副回路、2゜4.
6はインバータ、3は直列抵抗、8,9はlインバータ
4,6の9荷となるMOSトランジスタでアや、その出
力はワイヤードOR接続されている。コンデンサ5,7
はインバータ4,5の寄生容量と、MOSトランジスタ
8,9のゲート容量の和を、説明のためそれぞれ一つの
等価コンデンサで表したものである。以下、相補型MO
8)ランジスタ回路2を例とし、直列抵抗3には伝達ゲ
ート(nチャネルトランジスタとnチャネルトランジス
タのソース、ドレインをそれぞれ接続し、nチャネルト
ランジスタのゲート電極を接地゛電位に、nチャネルト
ランジスタのゲート’を極ヲ電源にそれぞれ接続したも
の)を用いた場合?説明する。
6はインバータ、3は直列抵抗、8,9はlインバータ
4,6の9荷となるMOSトランジスタでアや、その出
力はワイヤードOR接続されている。コンデンサ5,7
はインバータ4,5の寄生容量と、MOSトランジスタ
8,9のゲート容量の和を、説明のためそれぞれ一つの
等価コンデンサで表したものである。以下、相補型MO
8)ランジスタ回路2を例とし、直列抵抗3には伝達ゲ
ート(nチャネルトランジスタとnチャネルトランジス
タのソース、ドレインをそれぞれ接続し、nチャネルト
ランジスタのゲート電極を接地゛電位に、nチャネルト
ランジスタのゲート’を極ヲ電源にそれぞれ接続したも
の)を用いた場合?説明する。
もちろん、直列抵抗3は伝達ゲートでなく、ポリシリコ
ンや拡散抵抗を用いて構成してもよい。
ンや拡散抵抗を用いて構成してもよい。
第1図の回路は次のように動作する。本発明の論理回路
を起動するインバータ20入力INがHレベルからLレ
ベルに変化した時、インバータ2の出力はLレベルから
Hレベルに変化する。インバータ2の出力信号の変化を
受けてインバータ6ノ接地9111M081−ラ/ジス
タは導通状態となり、コンデンサ7に蓄えられた電荷は
放°Lを開始し。
を起動するインバータ20入力INがHレベルからLレ
ベルに変化した時、インバータ2の出力はLレベルから
Hレベルに変化する。インバータ2の出力信号の変化を
受けてインバータ6ノ接地9111M081−ラ/ジス
タは導通状態となり、コンデンサ7に蓄えられた電荷は
放°Lを開始し。
インバータ6の出力はHレベルからLレベルに変わる。
−力、インバータ4にはインバータ2の出力信号が伝達
ゲートを用いた直列抵抗3を通して供給されているため
、インバータ4の入力は直列抵抗3の抵抗値とインバー
タ4の入力容量で決まる時間遅れて変化する。インバー
タ4の出力はこの遅延した信号を受けてHレベルからL
レベルに変化し、コンデンサ5に蓄えられた電荷が放電
される。MOSトランジスタ8,9の負荷電流をそれぞ
れ第3図のMOSトランジスタ330半分に選べば、入
力ゲート容量も約半分となシ、従ってインバータ4,6
のオン抵抗を約2倍にすることができ、コンデンサ5,
7の放電ピーク電流は約にとなる。更に、直列抵抗3の
挿入により僅かに時間をずらしてインバータ6でまず放
1!を開始し、次にインバータ4で放1!勿行なうため
放電に伴う雑音は約半分に減少1せることができる。
ゲートを用いた直列抵抗3を通して供給されているため
、インバータ4の入力は直列抵抗3の抵抗値とインバー
タ4の入力容量で決まる時間遅れて変化する。インバー
タ4の出力はこの遅延した信号を受けてHレベルからL
レベルに変化し、コンデンサ5に蓄えられた電荷が放電
される。MOSトランジスタ8,9の負荷電流をそれぞ
れ第3図のMOSトランジスタ330半分に選べば、入
力ゲート容量も約半分となシ、従ってインバータ4,6
のオン抵抗を約2倍にすることができ、コンデンサ5,
7の放電ピーク電流は約にとなる。更に、直列抵抗3の
挿入により僅かに時間をずらしてインバータ6でまず放
1!を開始し、次にインバータ4で放1!勿行なうため
放電に伴う雑音は約半分に減少1せることができる。
第2図は本発明の第2の実施例の等価回路図であり、主
回路10と3個の副回路10aから成り第1の実施例と
ほぼ同様に動作する。第2図において、12,16.2
0は、pチャネルMO8)ランジスタ、13,17.2
1はnチャネルMOSトランジスタであり、pチャネル
、nチャネル各1個で伝達ゲート’を構成している。各
伝達ゲートの抵抗値は所望の遅延時間が得られるように
選ばれ、ここではMOS)ランジスタ20と21゜16
と17.12と13の対によりそれぞれ構成される伝達
ゲートの順番で抵抗値が大きくなるように選定されてい
るものとする。まず、本発明の論理回路を起動するイン
バータ11の入力INがHレベルからLレベルに変化す
ると、インバータ11の出力はLレベルからHレベルに
変化する。
回路10と3個の副回路10aから成り第1の実施例と
ほぼ同様に動作する。第2図において、12,16.2
0は、pチャネルMO8)ランジスタ、13,17.2
1はnチャネルMOSトランジスタであり、pチャネル
、nチャネル各1個で伝達ゲート’を構成している。各
伝達ゲートの抵抗値は所望の遅延時間が得られるように
選ばれ、ここではMOS)ランジスタ20と21゜16
と17.12と13の対によりそれぞれ構成される伝達
ゲートの順番で抵抗値が大きくなるように選定されてい
るものとする。まず、本発明の論理回路を起動するイン
バータ11の入力INがHレベルからLレベルに変化す
ると、インバータ11の出力はLレベルからHレベルに
変化する。
インバータ11の出力信号の変化を受けてインバータ2
4の出力はHレベルからLレベルへと変化し、コンデン
サ25に蓄えられた電荷は放電し始める。次に、MOS
)ランジスタ20.21で構成された伝達ゲートを通し
て遅延した信号がインバータ22の出力信号をHレベル
からLレベルにし、コンデンサ23に蓄えられた電荷を
放電し始める。インバータ18.14は伝達ゲートの抵
抗値にA、じた遅延時間の後に、それぞれ出力信号がH
レベルからLレベルに変化し、コンデンサ19゜15に
蓄えられた電荷が放電される。以上説明したように、第
2図の実施例の回路は4列の並列回路で構成され、各回
路はインバータ24,22゜19.14の順に各インバ
ータの接地側のnチャネルMOSトランジスタが導通し
て放電するので、電流雑音は約Kに減少させることがで
きる。
4の出力はHレベルからLレベルへと変化し、コンデン
サ25に蓄えられた電荷は放電し始める。次に、MOS
)ランジスタ20.21で構成された伝達ゲートを通し
て遅延した信号がインバータ22の出力信号をHレベル
からLレベルにし、コンデンサ23に蓄えられた電荷を
放電し始める。インバータ18.14は伝達ゲートの抵
抗値にA、じた遅延時間の後に、それぞれ出力信号がH
レベルからLレベルに変化し、コンデンサ19゜15に
蓄えられた電荷が放電される。以上説明したように、第
2図の実施例の回路は4列の並列回路で構成され、各回
路はインバータ24,22゜19.14の順に各インバ
ータの接地側のnチャネルMOSトランジスタが導通し
て放電するので、電流雑音は約Kに減少させることがで
きる。
なお、本発明は並列接続された論理回路が2組以上であ
ればよく、その数は限定されるものではない。又、実施
例は相補型MOSトランジスタ回路で説明したが、NM
O8)ランジスタ回路、PMOSトランジスタ回路に適
用しても同様に動作し、同様の効果がある。更に、上述
の実施例では出力バッファ回路を駆動する前段回路はイ
ンパークであるが、インバータ以外の他の論理回路(例
えは2人力の論理積回路)であっても、本発明の技術思
想は適用可能である。
ればよく、その数は限定されるものではない。又、実施
例は相補型MOSトランジスタ回路で説明したが、NM
O8)ランジスタ回路、PMOSトランジスタ回路に適
用しても同様に動作し、同様の効果がある。更に、上述
の実施例では出力バッファ回路を駆動する前段回路はイ
ンパークであるが、インバータ以外の他の論理回路(例
えは2人力の論理積回路)であっても、本発明の技術思
想は適用可能である。
り入力などの容量負荷に応じて、入力に直列抵抗を挿入
した論理素子回路を並列に接続し、並列接続された各論
理素子回路の出力を順次遅延して変化させるものである
。従って、電流雑音の少ない論理回路が提供できるので
、特性劣化の少ないアナログ回路とメデジタル回路の混
在したMO8集積回路が実現できる効果がある。
した論理素子回路を並列に接続し、並列接続された各論
理素子回路の出力を順次遅延して変化させるものである
。従って、電流雑音の少ない論理回路が提供できるので
、特性劣化の少ないアナログ回路とメデジタル回路の混
在したMO8集積回路が実現できる効果がある。
第1図は本発明の論理回路の第1の実施例の等価回路図
、第2図は第2の実施例の等価回路図、第3図は従来の
回路の等価回路図である。 l、10・・・・・・主回路、la、10a・・・・・
・副回路、2.4,6,11,14,18,22,24
,30.31 ・・・・・・インバータ、3・・・・・
・直列抵抗、5,7,15,19,23゜25.32・
・・・・・コンデンサ、8,9,26,27゜28.2
9.33・・・・・・nチャネルMOSトランジスタ。 、()1、 代坤人 弁理士 内 原 晋(g、、 、’、
’$ 2 菌 峯3 ガ
、第2図は第2の実施例の等価回路図、第3図は従来の
回路の等価回路図である。 l、10・・・・・・主回路、la、10a・・・・・
・副回路、2.4,6,11,14,18,22,24
,30.31 ・・・・・・インバータ、3・・・・・
・直列抵抗、5,7,15,19,23゜25.32・
・・・・・コンデンサ、8,9,26,27゜28.2
9.33・・・・・・nチャネルMOSトランジスタ。 、()1、 代坤人 弁理士 内 原 晋(g、、 、’、
’$ 2 菌 峯3 ガ
Claims (1)
- アナログ回路とデジタル回路とが混在する半導体集積回
路の論理回路において、出力バッファ・トランジスタと
この出力バッファ・トランジスタを駆動する論理素子回
路とから成る主回路と、この主回路と並列に接続され前
記主回路と同一構成で前記論理素子回路の入力に直列抵
抗が挿入されたN個(N≧1の整数)の副回路とから構
成され、前記各副回路の論理素子回路の状態が前記主回
路の論理素子回路の状態より順次遅れて変化するように
前記各副回路の直列抵抗の抵抗値が選定されていること
を特徴とする論理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60225261A JPS6282817A (ja) | 1985-10-08 | 1985-10-08 | 論理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60225261A JPS6282817A (ja) | 1985-10-08 | 1985-10-08 | 論理回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6282817A true JPS6282817A (ja) | 1987-04-16 |
Family
ID=16826541
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60225261A Pending JPS6282817A (ja) | 1985-10-08 | 1985-10-08 | 論理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6282817A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03135111A (ja) * | 1989-10-20 | 1991-06-10 | Toshiba Micro Electron Kk | 出力バッファ回路 |
JPH07122992A (ja) * | 1993-10-26 | 1995-05-12 | Nec Corp | バスドライバ |
-
1985
- 1985-10-08 JP JP60225261A patent/JPS6282817A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03135111A (ja) * | 1989-10-20 | 1991-06-10 | Toshiba Micro Electron Kk | 出力バッファ回路 |
JPH07122992A (ja) * | 1993-10-26 | 1995-05-12 | Nec Corp | バスドライバ |
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