JPS62117411A - パルス幅制御回路 - Google Patents
パルス幅制御回路Info
- Publication number
- JPS62117411A JPS62117411A JP60257148A JP25714885A JPS62117411A JP S62117411 A JPS62117411 A JP S62117411A JP 60257148 A JP60257148 A JP 60257148A JP 25714885 A JP25714885 A JP 25714885A JP S62117411 A JPS62117411 A JP S62117411A
- Authority
- JP
- Japan
- Prior art keywords
- output
- input signal
- capacitor
- inverter
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は遅延回路に関し、特に相補形（以下ＣＭＯ８）
インバータを用いた遅延回路に関する。
インバータを用いた遅延回路に関する。
従来、この種の遅延回路、特にパルス信号を入力としそ
のパルス幅を広げることを目的とする遅延回路は、通常
、第４図に示す様に構成されている。。
のパルス幅を広げることを目的とする遅延回路は、通常
、第４図に示す様に構成されている。。
第４図は従来の遅延回路の一例を示す回路図である。同
図において、入力信号は２人力ノア回路・１０の一方の
入力端に印加されると共に、偶数段（ここでは２段）縦
続接続されたインバータ列４１にも印加され、該インバ
ータ列４１の出力は２人力ノア回路４０のもう一方の入
力端に接続される。２人力ノア回路４０の出力は更にイ
ンバータ４２に接続され、出力信号を発生する。
図において、入力信号は２人力ノア回路・１０の一方の
入力端に印加されると共に、偶数段（ここでは２段）縦
続接続されたインバータ列４１にも印加され、該インバ
ータ列４１の出力は２人力ノア回路４０のもう一方の入
力端に接続される。２人力ノア回路４０の出力は更にイ
ンバータ４２に接続され、出力信号を発生する。
第５図は第４図の遅延回路の一使用例の動作を示すタイ
ミングチャートである。第４図におけるインバータ列４
１出力の節点Ｂの波形は、入力信号のパルスをインバー
タ列４１による遅延時間分シフトした形で表わされ、こ
の信号と入力信号とのノア論理をとることによってパル
ス幅は広げられ、更にインバータ４２を通すことにより
、入力信号と同相でパルス幅の広げられた出力信号を作
ることかできる、 なお、上述した従来回路によ３いて、逆相のパルスを入
力信号とする場合は、第４１゛４におけるノアＩ′ｉｉ
Ｊ路の部分をナンドＩ”Ｊ路に置き換えることによって
、同様にパルス幅を広げることができる。
ミングチャートである。第４図におけるインバータ列４
１出力の節点Ｂの波形は、入力信号のパルスをインバー
タ列４１による遅延時間分シフトした形で表わされ、こ
の信号と入力信号とのノア論理をとることによってパル
ス幅は広げられ、更にインバータ４２を通すことにより
、入力信号と同相でパルス幅の広げられた出力信号を作
ることかできる、 なお、上述した従来回路によ３いて、逆相のパルスを入
力信号とする場合は、第４１゛４におけるノアＩ′ｉｉ
Ｊ路の部分をナンドＩ”Ｊ路に置き換えることによって
、同様にパルス幅を広げることができる。
［発明が解決しようとする問題点］
従来、パルス幅を広げるために用いるが延回路をＣＭＯ
３回路で構成した場合、少なくとも１０個のトランジス
タを使用しなければならない。従って、より高い集積度
が要求される１、、ＳＩにおいては、パターン面積が過
大になるという欠点がある。
３回路で構成した場合、少なくとも１０個のトランジス
タを使用しなければならない。従って、より高い集積度
が要求される１、、ＳＩにおいては、パターン面積が過
大になるという欠点がある。
本発明の遅延回路は、入力信号か印加される第１のＣＭ
ＯＳインバータと、該第１のＣＭＯＳインバータに縦続
接続され出力信すを発生ずる第２のＣＭＯＳインバータ
と、前記式Ｊ−Ｊ （バ号が印加され前記第１のＣＭ
ＯＳインバータの出力を電位供給源とする第３のｃ Ｍ
０８インバータと、該第３のＣＭＯＳインバータの出
力端に接続された容量負荷とかｔＪなる。
ＯＳインバータと、該第１のＣＭＯＳインバータに縦続
接続され出力信すを発生ずる第２のＣＭＯＳインバータ
と、前記式Ｊ−Ｊ （バ号が印加され前記第１のＣＭ
ＯＳインバータの出力を電位供給源とする第３のｃ Ｍ
０８インバータと、該第３のＣＭＯＳインバータの出
力端に接続された容量負荷とかｔＪなる。
〔実施例１
次に、本発明について、第１国、〜第３国を参照Ｌ７て
説明する。
説明する。
第１図は本発明の第１の実施例を示す回路図、第２図は
第１の実施例の動作を示すタイミングチャート、第３図
は本発明の第２の実施例を示す回路図である。
第１の実施例の動作を示すタイミングチャート、第３図
は本発明の第２の実施例を示す回路図である。
第１の実施例は第１図に示すように、第１．第２、第３
のＣＭＯＳインバータ１，２．３と、（゛ＭＯＳインバ
ータ３の出力端に接続されたコンデンサ（以下Ｃ） ４
とからなる。（ミＭ ＯＳインバータ１．３には共に入
力信号が入力され、ＣＭ ＯＳインバータ２は節点Ａを
介してＣＭＯＳイン八−タ］と縦続接続され出力信号を
発生ずる。また節Ｊ、”、ＣＡはぐ”ＭＯ８インバータ
３の電源電位供給源となっている。なおＣＭＯＳインバ
ータ１，２，３はそれぞれ１）チャンネルＭＯｓＦＥＴ
（以下′丁゛ｐ）とＮチャンネルＭＯ８ＦＥＴ（以下”
ｒ’Ｎ）からなる一般的なもので、例えばＣＭＯＳイン
バータ１は”ｒＰ］ｏとＴＮ １． ］とからなる６続
いて第２図を併用して第１の実施例の動作について説明
する。
のＣＭＯＳインバータ１，２．３と、（゛ＭＯＳインバ
ータ３の出力端に接続されたコンデンサ（以下Ｃ） ４
とからなる。（ミＭ ＯＳインバータ１．３には共に入
力信号が入力され、ＣＭ ＯＳインバータ２は節点Ａを
介してＣＭＯＳイン八−タ］と縦続接続され出力信号を
発生ずる。また節Ｊ、”、ＣＡはぐ”ＭＯ８インバータ
３の電源電位供給源となっている。なおＣＭＯＳインバ
ータ１，２，３はそれぞれ１）チャンネルＭＯｓＦＥＴ
（以下′丁゛ｐ）とＮチャンネルＭＯ８ＦＥＴ（以下”
ｒ’Ｎ）からなる一般的なもので、例えばＣＭＯＳイン
バータ１は”ｒＰ］ｏとＴＮ １． ］とからなる６続
いて第２図を併用して第１の実施例の動作について説明
する。
入力信号の初期状態がローレベルＯの場合、Ｔｐ １０
．Ｔｒ ３０がオン状態、ＴＮ １１． 、 ＴＮ ３
】がオフ状態となり、ＣＭＯＳインバータ１出力の節点
ＡはハイレベルＶＣＣになっており、Ｔ”ｒ３０を通し
てＣ４は充電状態になっている。また、ＴＮ２１はオン
状態、Ｔｌ２Ｏはオフ状態であるため出力信号はローレ
ベルＯになっている、次に、入力信号がハイし・ベル■
ｃｃに変化すると、それに追随してＴＮ １ ］とＴｒ
２（ｌおよび′丁゛Ｎ３１がオンして、出力信号は速や
かにハイレベル■Ｃｃとなる。この時、Ｃ４に充電され
ていた電荷は、ＴＮ３１がオンするため速やかに接地電
位へと放電される。再び入力信号がローレベル０に変化
するど、ＴＰＩＯとＴＰ３０がオンするためＣ４に電荷
を充電し始める。このため節点Ａの電位はゆ−）ぐっと
ハイレベルＶＣＣへと移行し、ＣＭ ＯＳインバータ２
のしきい値電位まで」二４すると、出力信号は＝５− ローレベル０に変化する。つまり 本実施例によれば、
入力信号のパルスの＋−昇端ては遅延時間か小さく、入
力信号のパルスの下降端では容量負荷に応じた遅延時間
を経て出力信号が下降するので大きな遅延時間を得るこ
とかできる。
．Ｔｒ ３０がオン状態、ＴＮ １１． 、 ＴＮ ３
】がオフ状態となり、ＣＭＯＳインバータ１出力の節点
ＡはハイレベルＶＣＣになっており、Ｔ”ｒ３０を通し
てＣ４は充電状態になっている。また、ＴＮ２１はオン
状態、Ｔｌ２Ｏはオフ状態であるため出力信号はローレ
ベルＯになっている、次に、入力信号がハイし・ベル■
ｃｃに変化すると、それに追随してＴＮ １ ］とＴｒ
２（ｌおよび′丁゛Ｎ３１がオンして、出力信号は速や
かにハイレベル■Ｃｃとなる。この時、Ｃ４に充電され
ていた電荷は、ＴＮ３１がオンするため速やかに接地電
位へと放電される。再び入力信号がローレベル０に変化
するど、ＴＰＩＯとＴＰ３０がオンするためＣ４に電荷
を充電し始める。このため節点Ａの電位はゆ−）ぐっと
ハイレベルＶＣＣへと移行し、ＣＭ ＯＳインバータ２
のしきい値電位まで」二４すると、出力信号は＝５− ローレベル０に変化する。つまり 本実施例によれば、
入力信号のパルスの＋−昇端ては遅延時間か小さく、入
力信号のパルスの下降端では容量負荷に応じた遅延時間
を経て出力信号が下降するので大きな遅延時間を得るこ
とかできる。
次に、上述の入力信号と逆相のパルス信号を入力信号と
した第２の実施例について説明する。
した第２の実施例について説明する。
第２の実施例がト述の第１の実施例と異なる点は、第３
図に示すようにＣＭ Ｃ’） Ｓインバータ１出力の節
点Ａ゛をＣＭＯＳインバータ３の接地電位供給源として
接続した点である。第２の実施例の回路動作は、に述の
第１の実施例の説明においてハイレベルとローレベル、
ＴＰＩＯとＴＮｌ、１、Ｔｐ２０とＴＮ ２１． 、
Ｔｐ ３０と’１”Ｎ３１、充電と放電、電源と接地を
それぞれ置き換えることによって説明でき、入力信号の
パルスの１−４昇端での遅延時間は大きく、入力信号の
パルスの下降端での遅延時間は小さいものとなることは
明らかである６ 〔発明の効果〕 以上説明した様に木イト明は、０個のトう〉・シスタと
１個のコンデンサを用いるだけて従来例と同様にパルス
幅を広げる機能を持った遅延回路を構成することができ
、また容量、ｔ１荷の大きさを適宜調整することによっ
て任意の幅をもつパルス信号を出力することができるの
で゛、ＣＭ ＯＳ Ｌ、８■においてパターンの縮小化
の面て非常に大きい効果がある。
図に示すようにＣＭ Ｃ’） Ｓインバータ１出力の節
点Ａ゛をＣＭＯＳインバータ３の接地電位供給源として
接続した点である。第２の実施例の回路動作は、に述の
第１の実施例の説明においてハイレベルとローレベル、
ＴＰＩＯとＴＮｌ、１、Ｔｐ２０とＴＮ ２１． 、
Ｔｐ ３０と’１”Ｎ３１、充電と放電、電源と接地を
それぞれ置き換えることによって説明でき、入力信号の
パルスの１−４昇端での遅延時間は大きく、入力信号の
パルスの下降端での遅延時間は小さいものとなることは
明らかである６ 〔発明の効果〕 以上説明した様に木イト明は、０個のトう〉・シスタと
１個のコンデンサを用いるだけて従来例と同様にパルス
幅を広げる機能を持った遅延回路を構成することができ
、また容量、ｔ１荷の大きさを適宜調整することによっ
て任意の幅をもつパルス信号を出力することができるの
で゛、ＣＭ ＯＳ Ｌ、８■においてパターンの縮小化
の面て非常に大きい効果がある。
第１図は本発明の第１の実施例を示す回路図、第２図は
第１の実施例の動作を示すタイミングチャート、第３図
は本発明の第２の実施例を示す回路図、第・１図は従来
の遅延回路の一例を示す回路図、第５図は第４図の遅延
回路め一使用例の動作を示ナタイミングチャートである
。 １．２．３・・・ＣＭＯＳインノく一タ、４１１．コン
デンサ（Ｃ）、１０．２０．３０・・・ＰチャンネルＭ
Ｏ８ｐＦ、Ｔ（Ｔｐ ＞、１１．２］、３］ ・Ｎチ
ャンネルＭＯＳ Ｆ ＥＴ （ＴＮ ＞ 、４０・・２
人カノア回路、４１・ インバータ列、４２・・インバ
ータ。 第 ｆ 図 ８２図 Ｍ３’７ ８３区 第４図
第１の実施例の動作を示すタイミングチャート、第３図
は本発明の第２の実施例を示す回路図、第・１図は従来
の遅延回路の一例を示す回路図、第５図は第４図の遅延
回路め一使用例の動作を示ナタイミングチャートである
。 １．２．３・・・ＣＭＯＳインノく一タ、４１１．コン
デンサ（Ｃ）、１０．２０．３０・・・ＰチャンネルＭ
Ｏ８ｐＦ、Ｔ（Ｔｐ ＞、１１．２］、３］ ・Ｎチ
ャンネルＭＯＳ Ｆ ＥＴ （ＴＮ ＞ 、４０・・２
人カノア回路、４１・ インバータ列、４２・・インバ
ータ。 第 ｆ 図 ８２図 Ｍ３’７ ８３区 第４図
Claims (1)
- 入力信号が印加される第１の相補形インバータと、該第
１の相補形インバータに縦続接続され出力信号を発生す
る第２の相補形インバータと、前記入力信号が印加され
前記第１の相補形インバータの出力を電位供給源とする
第３の相補形インバータと、該第３の相補形インバータ
の出力端に接続された容量負荷とからなることを特徴と
する遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60257148A JPH063869B2 (ja) | 1985-11-15 | 1985-11-15 | パルス幅制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60257148A JPH063869B2 (ja) | 1985-11-15 | 1985-11-15 | パルス幅制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62117411A true JPS62117411A (ja) | 1987-05-28 |
| JPH063869B2 JPH063869B2 (ja) | 1994-01-12 |
Family
ID=17302377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60257148A Expired - Lifetime JPH063869B2 (ja) | 1985-11-15 | 1985-11-15 | パルス幅制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH063869B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02189020A (ja) * | 1989-01-18 | 1990-07-25 | Mitsubishi Electric Corp | 遅延素子 |
| CN115913173A (zh) * | 2023-02-07 | 2023-04-04 | 成都明夷电子科技有限公司 | 一种消除切换过冲的衰减器及方法 |
-
1985
- 1985-11-15 JP JP60257148A patent/JPH063869B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02189020A (ja) * | 1989-01-18 | 1990-07-25 | Mitsubishi Electric Corp | 遅延素子 |
| CN115913173A (zh) * | 2023-02-07 | 2023-04-04 | 成都明夷电子科技有限公司 | 一种消除切换过冲的衰减器及方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH063869B2 (ja) | 1994-01-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4757214A (en) | Pulse generator circuit | |
| US4101790A (en) | Shift register with reduced number of components | |
| JP2549229B2 (ja) | デイジタルクロツク信号波形整形回路 | |
| JPS62117411A (ja) | パルス幅制御回路 | |
| US4565934A (en) | Dynamic clocking system using six clocks to achieve six delays | |
| US6346841B2 (en) | Pulse generator | |
| JP2761136B2 (ja) | 出力回路 | |
| JP2937591B2 (ja) | 基板バイアス発生回路 | |
| JP2874613B2 (ja) | アナログ遅延回路 | |
| JPS5997222A (ja) | クロツクパルス発生回路 | |
| JPH06140884A (ja) | Ｃｍｏｓ型半導体ｃｒ発振回路 | |
| KR100343464B1 (ko) | 씨모스 알씨 지연 회로 | |
| JPS58181321A (ja) | 固体走査回路 | |
| US5712600A (en) | Astable multivibrator | |
| JPH01113797A (ja) | 電子発音回路 | |
| US7609088B2 (en) | Programmable logic array | |
| JPH02189020A (ja) | 遅延素子 | |
| US5012497A (en) | High speed frequency divider circuit | |
| JPH0329411A (ja) | 遅延回路 | |
| JPH1141069A (ja) | Ｃｒ発振回路 | |
| KR0120567B1 (ko) | 저전력 소모와 고속 동작을 위한 삼상 버퍼 회로 | |
| JPS62185407A (ja) | 論理回路 | |
| JPH06112781A (ja) | Ｃｍｏｓ遅延回路 | |
| KR930009425B1 (ko) | 시스템 초기리세트회로 | |
| JPH0329873A (ja) | モード設定回路 |