JPH0536987A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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- JPH0536987A JPH0536987A JP19378591A JP19378591A JPH0536987A JP H0536987 A JPH0536987 A JP H0536987A JP 19378591 A JP19378591 A JP 19378591A JP 19378591 A JP19378591 A JP 19378591A JP H0536987 A JPH0536987 A JP H0536987A
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- layer
- semiconductor memory
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Abstract
(57)【要約】
【目的】 本発明は、不揮発性半導体記憶装置及びその
製造方法に関し、ソース線とビット線となる拡散層を小
さくすることができ、ソース線とビット線となる拡散層
間距離を小さくすることができ、セルサイズを容易に小
さくすることができる不揮発性半導体記憶装置及びその
製造方法を提供することを目的とする。 【構成】 ソース線とビット線が略平行に配置され、か
つ、該ソース線と該ビット線がワード線と略直交に配置
されてなる不揮発性半導体記憶装置において、該ソース
線と該ビット線が基板１内に形成された拡散層10、11と
該拡散層10、11上に形成された不純物含有導電性層６と
からなるように構成する。
製造方法に関し、ソース線とビット線となる拡散層を小
さくすることができ、ソース線とビット線となる拡散層
間距離を小さくすることができ、セルサイズを容易に小
さくすることができる不揮発性半導体記憶装置及びその
製造方法を提供することを目的とする。 【構成】 ソース線とビット線が略平行に配置され、か
つ、該ソース線と該ビット線がワード線と略直交に配置
されてなる不揮発性半導体記憶装置において、該ソース
線と該ビット線が基板１内に形成された拡散層10、11と
該拡散層10、11上に形成された不純物含有導電性層６と
からなるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置及びその製造方法に係り、特に、ソース線とビット線
となる拡散層を小さく形成してセルサイズを小さくする
ことができる不揮発性半導体記憶装置及びその製造方法
に関する。近年、不揮発性メモリはＥＰＲＯＭ、ＥＥＰ
ＲＯＭ等に代表されるように、年々大容量化が進み、ビ
ット当りのコストが安くなってきている。そして、今よ
り更にビットコストが低下すれば、データメモリとして
の市場を拡大させることができる。また、Flash 型のＥ
ＥＰＲＯＭのビットコストが低下すれば、ディスクの置
き換えが有望視される。
置及びその製造方法に係り、特に、ソース線とビット線
となる拡散層を小さく形成してセルサイズを小さくする
ことができる不揮発性半導体記憶装置及びその製造方法
に関する。近年、不揮発性メモリはＥＰＲＯＭ、ＥＥＰ
ＲＯＭ等に代表されるように、年々大容量化が進み、ビ
ット当りのコストが安くなってきている。そして、今よ
り更にビットコストが低下すれば、データメモリとして
の市場を拡大させることができる。また、Flash 型のＥ
ＥＰＲＯＭのビットコストが低下すれば、ディスクの置
き換えが有望視される。
【０００２】
【従来の技術】図６（ａ）、（ｂ）は従来のＳＤ平行型
不揮発性半導体記憶装置の回路図及び断面構造図であ
る。図６（ａ）の回路図において、31はソース線であ
り、このソース線31と略平行にビット線32が配置されて
いる。そして、ソース線31及びビット線32と略直交する
ようにワード線33が配置されている。34、35はフローテ
ィングゲート、コントロールゲートである。図６（ｂ）
の断面図構造図において、図６（ａ）と同一符号は同一
または相当部分を示し、36はＳｉ等からなる基板であ
り、37はこの基板36が酸化され形成されたＳｉＯ2 等か
らなるフィールド酸化膜であり、38はＳｉＯ2 等からな
る層間絶縁膜である。
不揮発性半導体記憶装置の回路図及び断面構造図であ
る。図６（ａ）の回路図において、31はソース線であ
り、このソース線31と略平行にビット線32が配置されて
いる。そして、ソース線31及びビット線32と略直交する
ようにワード線33が配置されている。34、35はフローテ
ィングゲート、コントロールゲートである。図６（ｂ）
の断面図構造図において、図６（ａ）と同一符号は同一
または相当部分を示し、36はＳｉ等からなる基板であ
り、37はこの基板36が酸化され形成されたＳｉＯ2 等か
らなるフィールド酸化膜であり、38はＳｉＯ2 等からな
る層間絶縁膜である。
【０００３】従来のＳＤ平行型不揮発性半導体記憶装置
では、ワード線33と略直交するように配置されたソース
線31及びビット線32がＡｌ等のメタル配線ではなく拡散
層で形成され、しかも各々略平行に配置されて構成され
ているため、拡散層で形成されたソース線31及びビット
線32と、ポリＳｉからなるワード線33のみで動作させる
ことができる他、メタル配線層は必要とせず、コンタク
ト領域を必要としないセルに構成することができる等、
セルサイズを小さくすることができるという利点を有す
る。
では、ワード線33と略直交するように配置されたソース
線31及びビット線32がＡｌ等のメタル配線ではなく拡散
層で形成され、しかも各々略平行に配置されて構成され
ているため、拡散層で形成されたソース線31及びビット
線32と、ポリＳｉからなるワード線33のみで動作させる
ことができる他、メタル配線層は必要とせず、コンタク
ト領域を必要としないセルに構成することができる等、
セルサイズを小さくすることができるという利点を有す
る。
【０００４】
【発明が解決しようとする課題】上記した従来の不揮発
性半導体記憶装置では、予めソース線31、ビット線32形
成用のイオン注入を行った後、熱処理し活性化して、拡
散層からなるソース線31、ビット線32を形成した後、更
にフィールド酸化、ゲート酸化及び各成膜処理等の熱処
理が行われるため、これらの熱処理に伴ないソース線3
1、ビット線32となる拡散層が大きくなってしまってい
た。このため、ソース線31、ビット線32となる拡散層間
の距離を予め広目にとってセルを構成していたため、ソ
ース線31及びビット線32間の距離を小さくし難く、セル
サイズを小さくし難いという問題があった。
性半導体記憶装置では、予めソース線31、ビット線32形
成用のイオン注入を行った後、熱処理し活性化して、拡
散層からなるソース線31、ビット線32を形成した後、更
にフィールド酸化、ゲート酸化及び各成膜処理等の熱処
理が行われるため、これらの熱処理に伴ないソース線3
1、ビット線32となる拡散層が大きくなってしまってい
た。このため、ソース線31、ビット線32となる拡散層間
の距離を予め広目にとってセルを構成していたため、ソ
ース線31及びビット線32間の距離を小さくし難く、セル
サイズを小さくし難いという問題があった。
【０００５】そこで本発明は、ソース線とビット線とな
る拡散層を小さくすることができ、ソース線とビット線
となる拡散層間距離を小さくすることができ、セルサイ
ズを容易に小さくすることができる不揮発性半導体記憶
装置及びその製造方法を提供することを目的としてい
る。
る拡散層を小さくすることができ、ソース線とビット線
となる拡散層間距離を小さくすることができ、セルサイ
ズを容易に小さくすることができる不揮発性半導体記憶
装置及びその製造方法を提供することを目的としてい
る。
【０００６】
【課題を解決するための手段】本発明による不揮発性半
導体記憶装置は上記目的達成のため、ソース線とビット
線が略平行に配置され、かつ、該ソース線と該ビット線
がワード線と略直交に配置されてなる不揮発性半導体記
憶装置において、該ソース線と該ビット線が基板内に形
成された拡散層と該拡散層上に形成された不純物含有導
電性層とからなるものである。
導体記憶装置は上記目的達成のため、ソース線とビット
線が略平行に配置され、かつ、該ソース線と該ビット線
がワード線と略直交に配置されてなる不揮発性半導体記
憶装置において、該ソース線と該ビット線が基板内に形
成された拡散層と該拡散層上に形成された不純物含有導
電性層とからなるものである。
【０００７】本発明においては、前記不純物含有導電性
層が不純物含有導電性ポリシリコン層からなるように構
成してもよく、更に前記不純物含有導電性層上に高融点
金属層が形成されてなるように構成してもよい。本発明
による不揮発性半導体記憶装置の製造方法は上記目的達
成のため、請求項１乃至３記載の不揮発性半導体記憶装
置の製造方法において、前記拡散層を前記不純物含有導
電性層の不純物を固相拡散することによって形成する工
程を含むものである。
層が不純物含有導電性ポリシリコン層からなるように構
成してもよく、更に前記不純物含有導電性層上に高融点
金属層が形成されてなるように構成してもよい。本発明
による不揮発性半導体記憶装置の製造方法は上記目的達
成のため、請求項１乃至３記載の不揮発性半導体記憶装
置の製造方法において、前記拡散層を前記不純物含有導
電性層の不純物を固相拡散することによって形成する工
程を含むものである。
【０００８】
【作用】本発明では、図１に示すように、ソース線を基
板１内に形成された拡散層10とこの拡散層10上に形成さ
れた金属シリサイド層８から構成するとともに、ビット
線を拡散層11とこの拡散層11上に形成された金属シリサ
イド層８から構成し、ソース線、ビット線を構成する拡
散層10、11をゲート酸化時の熱処理でポリシリコン層の
不純物を固相拡散することによって形成している。この
ように、ソース線、ビット線を構成する拡散層10、11を
ゲート酸化と同時に形成することができるため、拡散層
10、11形成後は従来のフィールド酸化、ゲート酸化工程
を入らないようにすることができ、成膜時の熱処理だけ
にすることができる。そして、ポリシリコン層６の不純
物を固相拡散することによって形成しているため、従来
のイオン注入、熱処理で形成する場合よりも横方向拡散
を抑えることができる。
板１内に形成された拡散層10とこの拡散層10上に形成さ
れた金属シリサイド層８から構成するとともに、ビット
線を拡散層11とこの拡散層11上に形成された金属シリサ
イド層８から構成し、ソース線、ビット線を構成する拡
散層10、11をゲート酸化時の熱処理でポリシリコン層の
不純物を固相拡散することによって形成している。この
ように、ソース線、ビット線を構成する拡散層10、11を
ゲート酸化と同時に形成することができるため、拡散層
10、11形成後は従来のフィールド酸化、ゲート酸化工程
を入らないようにすることができ、成膜時の熱処理だけ
にすることができる。そして、ポリシリコン層６の不純
物を固相拡散することによって形成しているため、従来
のイオン注入、熱処理で形成する場合よりも横方向拡散
を抑えることができる。
【０００９】
【実施例】以下、本発明を図面に基づいて説明する。図
１（ａ）〜（ｃ）は本発明の一実施例に則した不揮発性
半導体記憶装置の平面及び断面構造図であり、図１
（ａ）はその平面概略図、図１（ｂ）は図１（ａ）に示
すＡ１−Ａ２方向の断面概略図、図１（ｃ）は図１
（ａ）に示すＢ１−Ｂ２方向の断面概略図である。図
２、３は本発明の一実施例に則した不揮発性半導体記憶
装置の製造方法を説明する図である。図１〜３におい
て、１はＳｉ等からなる基板であり、２は基板１が熱酸
化され形成されたＳｉＯ2 等のシリコン酸化膜であり、
３はシリコン酸化膜２上に形成され、開口部４を有する
レジストマスクである。５は基板１が露出するようにシ
リコン酸化膜２がエッチングされ形成された開口部であ
り、６は開口部５内の基板１とコンタクトするように形
成されたポリシリコン層であり、７はポリシリコン層６
上に形成されたＷ等の高融点金属層である。８はポリシ
リコン層６及び高融点金属層７からなる金属シリサイド
層であり、９はＳｉＯ2 等のゲート酸化膜である。10、
11は基板１内に形成された拡散層であり、この拡散層10
と金属シリサイド層８からソース線が形成され、拡散層
11と金属シリサイド層８からビット線が形成される。12
はゲート酸化膜９上に形成されたポリＳｉ等のフローテ
ィングゲートであり、13はフローティングゲート12上に
形成されたＳｉＯ2 等の層間絶縁膜であり、14は層間絶
縁膜13上に形成されたポリＳｉ等のコントロールゲート
となるワード線である。15は活性化領域であり、16は活
性化領域15を取り囲むように形成されたＳｉＯ2 等のフ
ィールド酸化膜である。
１（ａ）〜（ｃ）は本発明の一実施例に則した不揮発性
半導体記憶装置の平面及び断面構造図であり、図１
（ａ）はその平面概略図、図１（ｂ）は図１（ａ）に示
すＡ１−Ａ２方向の断面概略図、図１（ｃ）は図１
（ａ）に示すＢ１−Ｂ２方向の断面概略図である。図
２、３は本発明の一実施例に則した不揮発性半導体記憶
装置の製造方法を説明する図である。図１〜３におい
て、１はＳｉ等からなる基板であり、２は基板１が熱酸
化され形成されたＳｉＯ2 等のシリコン酸化膜であり、
３はシリコン酸化膜２上に形成され、開口部４を有する
レジストマスクである。５は基板１が露出するようにシ
リコン酸化膜２がエッチングされ形成された開口部であ
り、６は開口部５内の基板１とコンタクトするように形
成されたポリシリコン層であり、７はポリシリコン層６
上に形成されたＷ等の高融点金属層である。８はポリシ
リコン層６及び高融点金属層７からなる金属シリサイド
層であり、９はＳｉＯ2 等のゲート酸化膜である。10、
11は基板１内に形成された拡散層であり、この拡散層10
と金属シリサイド層８からソース線が形成され、拡散層
11と金属シリサイド層８からビット線が形成される。12
はゲート酸化膜９上に形成されたポリＳｉ等のフローテ
ィングゲートであり、13はフローティングゲート12上に
形成されたＳｉＯ2 等の層間絶縁膜であり、14は層間絶
縁膜13上に形成されたポリＳｉ等のコントロールゲート
となるワード線である。15は活性化領域であり、16は活
性化領域15を取り囲むように形成されたＳｉＯ2 等のフ
ィールド酸化膜である。
【００１０】次に、その不揮発性半導体記憶装置の製造
方法を説明する。まず、図２（ａ）に示すように、Ｓｉ
基板１を熱酸化して膜厚200Å程度のシリコン酸化膜２
を形成し、図２（ｂ）に示すように、シリコン酸化膜２
上にレジストを塗布した後、レジストを露光、現像によ
りパターニングしてシリコン酸化膜２が露出されたレジ
ストマスク３を有する開口部４を形成する。次いで、図
２（ｂ）に示すように、レジストマスク３をマスクとし
て開口部４内のシリコン酸化膜２を通して基板１内にＡ
ｓ+ を60keV、1Ｅ15cm-3程度で浅く導入する。
方法を説明する。まず、図２（ａ）に示すように、Ｓｉ
基板１を熱酸化して膜厚200Å程度のシリコン酸化膜２
を形成し、図２（ｂ）に示すように、シリコン酸化膜２
上にレジストを塗布した後、レジストを露光、現像によ
りパターニングしてシリコン酸化膜２が露出されたレジ
ストマスク３を有する開口部４を形成する。次いで、図
２（ｂ）に示すように、レジストマスク３をマスクとし
て開口部４内のシリコン酸化膜２を通して基板１内にＡ
ｓ+ を60keV、1Ｅ15cm-3程度で浅く導入する。
【００１１】次に、図２（ｃ）に示すように、レジスト
マスク３をマスクとして開口部４内のシリコン酸化膜２
をエッチングして基板１が露出された開口部５を形成し
た後、図２（ｄ）に示すように、レジストマスク３を除
去する。次に、図２（ｅ）に示すように、ＣＶＤ法によ
り開口部５内の基板１を覆うように全面にポリＳｉを堆
積して膜厚2000Å程度のポリシリコン層６を形成した
後、ポリシリコン層６中にＰ+ を70keV、４Ｅ15cm-3程
度でイオン注入する。
マスク３をマスクとして開口部４内のシリコン酸化膜２
をエッチングして基板１が露出された開口部５を形成し
た後、図２（ｄ）に示すように、レジストマスク３を除
去する。次に、図２（ｅ）に示すように、ＣＶＤ法によ
り開口部５内の基板１を覆うように全面にポリＳｉを堆
積して膜厚2000Å程度のポリシリコン層６を形成した
後、ポリシリコン層６中にＰ+ を70keV、４Ｅ15cm-3程
度でイオン注入する。
【００１２】次に、図３（ｆ）に示すように、スパッタ
法等によりポリシリコン層６上にＷを堆積して膜厚2000
Å程度の高融点金属層７を形成する。この時、ポリシリ
コン層６及び高融点金属層７から金属シリサイド層８が
形成される。次に、図３（ｇ）に示すように、ＲＩＥ等
によりポリシリコン層６がソース領域、ドレイン（ビッ
ト）領域上に残るように金属シリサイド層８をエッチン
グし、更に金属シリサイド層８をマスクとしてシリコン
酸化膜２をエッチングして基板１を露出させる。
法等によりポリシリコン層６上にＷを堆積して膜厚2000
Å程度の高融点金属層７を形成する。この時、ポリシリ
コン層６及び高融点金属層７から金属シリサイド層８が
形成される。次に、図３（ｇ）に示すように、ＲＩＥ等
によりポリシリコン層６がソース領域、ドレイン（ビッ
ト）領域上に残るように金属シリサイド層８をエッチン
グし、更に金属シリサイド層８をマスクとしてシリコン
酸化膜２をエッチングして基板１を露出させる。
【００１３】次に、図３（ｈ）に示すように、基板１を
温度900℃、時間80分程度熱処理して膜厚150Å程度のゲ
ート酸化膜９を形成する。この時の熱処理によってポリ
シリコン層６に導入したＰ+を基板１内に拡散させると
ともに、基板１内に予め導入したＡｓ+ を拡散させて活
性化させることにより、ｐ型基板１内にｎ型拡散層1011
を形成する。
温度900℃、時間80分程度熱処理して膜厚150Å程度のゲ
ート酸化膜９を形成する。この時の熱処理によってポリ
シリコン層６に導入したＰ+を基板１内に拡散させると
ともに、基板１内に予め導入したＡｓ+ を拡散させて活
性化させることにより、ｐ型基板１内にｎ型拡散層1011
を形成する。
【００１４】次に、図３（ｉ）に示すように、ＣＶＤ法
等によりゲート酸化膜９上にポリＳｉを堆積して膜厚20
00Å程度のポリシリコン層を形成した後、ＲＩＥ等によ
り金属シリサイド層８上の領域においてポリシリコン層
をエッチングしてフローティングゲート12を形成する。
そして、フローティングゲート12を熱酸化してＳｉＯ2
からなる膜厚200Å程度の層間絶縁膜13を形成し、ＣＶ
Ｄ法等により層間絶縁膜13上にポリＳｉを堆積して膜厚
4000Å程度のポリシリコン層を形成した後、ＲＩＥ等に
よりポリシリコン層をエッチングしてコントロールゲー
トとなるワード線14等を形成することにより、図３
（ｊ）、図１（ａ）〜（ｃ）に示すような不揮発性半導
体記憶装置を得ることができる。
等によりゲート酸化膜９上にポリＳｉを堆積して膜厚20
00Å程度のポリシリコン層を形成した後、ＲＩＥ等によ
り金属シリサイド層８上の領域においてポリシリコン層
をエッチングしてフローティングゲート12を形成する。
そして、フローティングゲート12を熱酸化してＳｉＯ2
からなる膜厚200Å程度の層間絶縁膜13を形成し、ＣＶ
Ｄ法等により層間絶縁膜13上にポリＳｉを堆積して膜厚
4000Å程度のポリシリコン層を形成した後、ＲＩＥ等に
よりポリシリコン層をエッチングしてコントロールゲー
トとなるワード線14等を形成することにより、図３
（ｊ）、図１（ａ）〜（ｃ）に示すような不揮発性半導
体記憶装置を得ることができる。
【００１５】すなわち、本実施例では、ソース線を基板
１内に形成された拡散層10とこの拡散層10上に形成され
た金属シリサイド層８から構成するとともに、ビット線
を基板１内に形成された拡散層11とこの拡散層11上に形
成された金属シリサイド層８から構成し、ソース線、ビ
ット線を構成する拡散層10、11をゲート酸化時の熱処理
でポリシリコン層６の不純物を固相拡散することによっ
て形成している。このように、ソース線、ビット線を構
成する拡散層10、11をゲート酸化と同時に形成すること
ができるため、拡散層10、11形成後は従来のフィールド
酸化、ゲート酸化工程を入らないようにすることがで
き、成膜時の熱処理だけにすることができる。そして、
ポリシリコン層６の不純物を固相拡散することによって
形成しているため、従来のイオン注入、熱処理で形成す
るよりも横方向拡散を抑えることができる。このため、
ソース線、ビット線を構成する拡散層10、11を小さく形
成することができる。従って、ソース線、ビット線を構
成する拡散層10、11間距離を小さくすることができ、セ
ルサイズを小さくすることができる。
１内に形成された拡散層10とこの拡散層10上に形成され
た金属シリサイド層８から構成するとともに、ビット線
を基板１内に形成された拡散層11とこの拡散層11上に形
成された金属シリサイド層８から構成し、ソース線、ビ
ット線を構成する拡散層10、11をゲート酸化時の熱処理
でポリシリコン層６の不純物を固相拡散することによっ
て形成している。このように、ソース線、ビット線を構
成する拡散層10、11をゲート酸化と同時に形成すること
ができるため、拡散層10、11形成後は従来のフィールド
酸化、ゲート酸化工程を入らないようにすることがで
き、成膜時の熱処理だけにすることができる。そして、
ポリシリコン層６の不純物を固相拡散することによって
形成しているため、従来のイオン注入、熱処理で形成す
るよりも横方向拡散を抑えることができる。このため、
ソース線、ビット線を構成する拡散層10、11を小さく形
成することができる。従って、ソース線、ビット線を構
成する拡散層10、11間距離を小さくすることができ、セ
ルサイズを小さくすることができる。
【００１６】なお、上記実施例では、金属シリサイド層
８を開口部５幅よりも大きい幅でエッチングすること
で、金属シリサイド層８と拡散層10、11との位置ずれを
生じ難くすることができる好ましい態様の場合について
説明したが、本発明においては、不揮発性半導体記憶装
置を以下のように製造してもよい。以下、具体的に図
４、５を用いて説明する。
８を開口部５幅よりも大きい幅でエッチングすること
で、金属シリサイド層８と拡散層10、11との位置ずれを
生じ難くすることができる好ましい態様の場合について
説明したが、本発明においては、不揮発性半導体記憶装
置を以下のように製造してもよい。以下、具体的に図
４、５を用いて説明する。
【００１７】まず、図４（ａ）に示すように、Ｓｉ基板
１を熱酸化して膜厚200Å程度のシリコン酸化膜２を形
成し、図４（ｂ）に示すように、シリコン酸化膜２上に
レジストを塗布した後、レジストを露光、現像によりパ
ターニングしてシリコン酸化膜２が露出されたレジスト
マスクを有する開口部を形成し、次いで、レジストマス
クをマスクとして開口部内のシリコン酸化膜２を通して
基板１内にＡｓ+ を60keV、1Ｅ15cm-3程度で浅く導入す
る。次いでレジストマスクをマスクとして開口部内のシ
リコン酸化膜２をエッチングして基板１が露出された開
口部５を形成した後、レジストマスクを除去する。
１を熱酸化して膜厚200Å程度のシリコン酸化膜２を形
成し、図４（ｂ）に示すように、シリコン酸化膜２上に
レジストを塗布した後、レジストを露光、現像によりパ
ターニングしてシリコン酸化膜２が露出されたレジスト
マスクを有する開口部を形成し、次いで、レジストマス
クをマスクとして開口部内のシリコン酸化膜２を通して
基板１内にＡｓ+ を60keV、1Ｅ15cm-3程度で浅く導入す
る。次いでレジストマスクをマスクとして開口部内のシ
リコン酸化膜２をエッチングして基板１が露出された開
口部５を形成した後、レジストマスクを除去する。
【００１８】次に、図４（ｃ）に示すように、ＣＶＤ法
により開口部５内の基板１を覆うように全面にポリＳｉ
を堆積して膜厚2000Å程度のポリシリコン層６を形成し
た後、ポリシリコン層６中にＰ+ を70 keV、4Ｅ15cm-3
程度でイオン注入する。次に、図４（ｄ）に示すよう
に、ＲＩＥ等によりポリシリコン層６が開口部５内のソ
ース領域、ドレイン（ビット）領域上に残るように、か
つ開口部５幅よりも小さい幅でポリシリコン層６をエッ
チングする。
により開口部５内の基板１を覆うように全面にポリＳｉ
を堆積して膜厚2000Å程度のポリシリコン層６を形成し
た後、ポリシリコン層６中にＰ+ を70 keV、4Ｅ15cm-3
程度でイオン注入する。次に、図４（ｄ）に示すよう
に、ＲＩＥ等によりポリシリコン層６が開口部５内のソ
ース領域、ドレイン（ビット）領域上に残るように、か
つ開口部５幅よりも小さい幅でポリシリコン層６をエッ
チングする。
【００１９】次に、図５（ｅ）に示すように、基板１を
温度900℃、時間80分程度熱処理して膜厚150Å程度のゲ
ート酸化膜９を形成する。この時の熱処理によってポリ
シリコン層６に導入したＰ+を基板１内に拡散させると
ともに、基板１内に予め導入したＡｓ+ を拡散させて活
性化させることにより、ｐ型基板１内にｎ型の拡散層1
0、11を形成する。
温度900℃、時間80分程度熱処理して膜厚150Å程度のゲ
ート酸化膜９を形成する。この時の熱処理によってポリ
シリコン層６に導入したＰ+を基板１内に拡散させると
ともに、基板１内に予め導入したＡｓ+ を拡散させて活
性化させることにより、ｐ型基板１内にｎ型の拡散層1
0、11を形成する。
【００２０】次に、図５（ｆ）に示すように、ＣＶＤ法
等によりゲート酸化膜９上にポリＳｉを堆積して膜厚20
00Å程度のポリシリコン層を形成した後、ＲＩＥ等によ
り拡散層10、11上に形成されたポリシリコン層６上の領
域においてゲート酸化膜９上に形成されたポリシリコン
層をエッチングしてフローティングゲート12を形成す
る。
等によりゲート酸化膜９上にポリＳｉを堆積して膜厚20
00Å程度のポリシリコン層を形成した後、ＲＩＥ等によ
り拡散層10、11上に形成されたポリシリコン層６上の領
域においてゲート酸化膜９上に形成されたポリシリコン
層をエッチングしてフローティングゲート12を形成す
る。
【００２１】そして、フローティングゲート12を熱酸化
してＳｉＯ2からなる膜厚200Å程度の層間絶縁膜13を形
成し、ＣＶＤ法等により層間絶縁膜13上にポリＳｉを堆
積して膜厚4000Å程度のポリシリコン膜を形成した後、
ＲＩＥ等によりポリシリコン層をエッチングしてコント
ロールゲートなるワード線14等を形成することにより、
図５（ｇ）に示すような不揮発性半導体記憶装置を得る
ことができる。
してＳｉＯ2からなる膜厚200Å程度の層間絶縁膜13を形
成し、ＣＶＤ法等により層間絶縁膜13上にポリＳｉを堆
積して膜厚4000Å程度のポリシリコン膜を形成した後、
ＲＩＥ等によりポリシリコン層をエッチングしてコント
ロールゲートなるワード線14等を形成することにより、
図５（ｇ）に示すような不揮発性半導体記憶装置を得る
ことができる。
【００２２】
【発明の効果】本発明によれば、ソース線とビット線と
なる拡散層を小さく形成することができ、ソース線とビ
ット線となる拡散層間距離を小さくすることができ、セ
ルサイズを小さくすることができるという効果がある。
なる拡散層を小さく形成することができ、ソース線とビ
ット線となる拡散層間距離を小さくすることができ、セ
ルサイズを小さくすることができるという効果がある。
【図１】本発明の一実施例に則した不揮発性半導体記憶
装置の平面及び断面構造図である。
装置の平面及び断面構造図である。
【図２】本発明の一実施例に則した不揮発性半導体記憶
装置の製造方法を説明する図である。
装置の製造方法を説明する図である。
【図３】本発明の一実施例に則した不揮発性半導体記憶
装置の製造方法を説明する図である。
装置の製造方法を説明する図である。
【図４】本発明に適用できる不揮発性半導体記憶装置の
製造方法を説明する図である。
製造方法を説明する図である。
【図５】本発明に適用できる不揮発性半導体記憶装置の
製造方法を説明する図である。
製造方法を説明する図である。
【図６】従来例の不揮発性半導体記憶装置の回路図及び
断面構造図である。
断面構造図である。
１ 基板
６ ポリシリコン層
７ 高融点金属層
８ 金属シリサイド層
10、11 拡散層
Claims (4)
- 【請求項１】ソース線とビット線が略平行に配置され、
かつ、該ソース線と該ビット線がワード線と略直交に配
置されてなる不揮発性半導体記憶装置において、 該ソース線と該ビット線が基板（１）内に形成された拡
散層（10、11）と該拡散層（10、11）上に形成された不
純物含有導電性層（６）とからなることを特徴とする不
揮発性半導体記憶装置。 - 【請求項２】前記不純物含有導電性層（６）が不純物含
有導電性ポリシリコン層からなることを特徴とする請求
項１記載の不揮発性半導体記憶装置。 - 【請求項３】前記不純物含有導電性膜（６）上に高融点
金属層（７）が形成されてなることを特徴とする請求項
２記載の不揮発性半導体記憶装置。 - 【請求項４】請求項１乃至３記載の不揮発性半導体記憶
装置の製造方法において、前記拡散層（10、11）を前記
不純物含有導電性層（６）の不純物を固相拡散すること
によって形成する工程を含むことを特徴とする不揮発性
半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19378591A JPH0536987A (ja) | 1991-08-02 | 1991-08-02 | 不揮発性半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19378591A JPH0536987A (ja) | 1991-08-02 | 1991-08-02 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536987A true JPH0536987A (ja) | 1993-02-12 |
Family
ID=16313759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19378591A Withdrawn JPH0536987A (ja) | 1991-08-02 | 1991-08-02 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536987A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011155535A (ja) * | 2010-01-28 | 2011-08-11 | Sharp Corp | 画像読取り装置、及びその画像読取り装置を備える画像形成装置 |
-
1991
- 1991-08-02 JP JP19378591A patent/JPH0536987A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011155535A (ja) * | 2010-01-28 | 2011-08-11 | Sharp Corp | 画像読取り装置、及びその画像読取り装置を備える画像形成装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |