JPH0281472A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶装置に関し、特に、データ線とワ
ード線との交差部にメモリセルが配置された半導体記憶
装置に適用して有効な技術に関するものである。

〔従来の技術〕

計算器の記憶装置として需要の高い半導体記憶装置にＤ
ＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ
　Ｍｅｎ＋ｏｒｙ）がある。ＤＲＡＭは相補性データ線
とワード線との交差部に　１　［ｂｉｔｌの情報を記憶
するメモリセルが配置されている。このメモリセルはメ
モリセル選択用ＭＩＳＦＥＴと情報蓄積用容ｊｉ［子と
の直列回路で構成されている。メモリセルはブタ線の延
在方向及びワード線の延在方向の夫々に複数配置されメ
モリセルアレイを構成している。

この種のＤＲＡＭは、高集積化が進むにつれ、メモリセ
ル面積が縮小されるので、これに伴って情報蓄積用容量
素子の電荷蓄積部の面積が減少し、情報蓄積用容量素子
の情報となる電荷量が減少する。情報蓄積用容量素子の
電荷量の減少はα線ソフトエラーを多発する。

情報蓄積用容量素子の電荷蓄積部の面積の減少を解決す
る技術としては、所謂細孔型情報蓄積用容量素子で形成
されたメモリセルでＤＲＡＭを構成する技術が有効であ
る。細孔型情報蓄積用容量素子は、半導体基板の主面に
形成された細孔（細穴）を利用し、細孔の内壁の半導体
基板の主面に誘電体膜を介在させてプレート電極を設け
た構造で構成されている。細孔の内壁の半導体基板は一
方の電極として使用され、誘電体膜を介在させたプレー
ト電極は他方の電極として使用される。この細孔型情報
蓄積用容量素子は、半導体基板の深さ方向で電荷蓄積面
積を増加し、情報となる電荷量を増加している。

ところが、この種の細孔型情報蓄積用容量素子は、さら
に高集積化が進むと、細孔の開口サイズそのものが縮小
するために、情報となる電荷ｆｉｔ’ｑ充分に確保する
ことができない。そこで、分離併合型情報蓄積用容量素
子を有するメモリセルがＩ〕ＲＡＭに採用される傾向に
ある。分離併合型情報蓄積用容量素子は、周囲を細溝で
囲まれ形成された活性島領域を利用し、活性島領域の側
壁に情報となる電荷を蓄積すると共に併せて細溝を素子
間分離領域として使用している。この分離併合型情報蓄
積用容量素子は、細溝内の活性島領域の側壁の半導体基
板（一方の電極）の主面に誘電体膜、ブレート電極（他
方の電極）の夫々を順次積層した構造で構成されている
。前記活性島領域の主面にはメモリセル選択用ＭＩＳＦ
ＥＴが構成されている。

前記活性島領域は相補性データ線とワード線との交差部
分毎に配置され、メモリセル選択用ＭＩＳＦＥＴの一方
の半導体領域には相補性データ線。

ゲート電極にはワード線が夫々接続されている。

ワード線はゲート電極と同−導電膜例えば多結晶珪素膜
で形成されている。データ線は、前記ワード線よりも上
層に延在し、例えばアルミニウム膜で形成されている。

この分離併合型情報蓄積用容量素子は、メモリセル選択
用ＭＩＳＦＥＴの周囲長に細溝の深さを乗算した値に相
当する面積で電荷蓄積面積が形成できるので、情報とな
る電荷量を充分に確保できる。また、分離併合型情報蓄
積用容量素子は、素子分離領域内に形成されているので
、メモリセルの占有面積を縮小し、ＤＲＡＭの高集積化
を図ることができる。

なお１分離併合型情報蓄積用容量素子でメモリセルを構
成するＤＲＡＭについては、例えばアイイーデイ−エム
テクニカルダイジェスト、１９８６年、第１４４頁乃至
第１４７頁（ＩＥＤＭ　８６’Ｔｈｅｃｈｎｉｃａｌ　
Ｄｉｇｅｓｔ　ｐｐ、Ｉ４４−１４７）に記載されてい
る。

〔発明が解決しようとする課題〕

本発明者は、前述の分離併合型情報蓄積用容量素子でメ
モリセルを構成するＤＲＡＭについて、次の問題点があ
ることを見出した。

前記メモリセル選択用Ｍ　Ｉ　Ｓ　ＦＥＴは、ゲート１
！極（ワード線としても使用される）、ソース領域及び
ドレイン領域の占有面積に、次の占有面積が加算された
サイズで構成されている。メモリセル選択用ＭＩＳＦＥ
Ｔの一方の半導体領域と相補性データ線との接続に要す
る占有面積。前記相補性データ線の一方の半導体領域に
接続する部分とゲート電極（又はワード線）との絶縁分
層及び製造工程におけるマスク合せ余裕に要する占有面
積。

このため、メモリセル選択用ＭＩＳＦＥＴ　（活性島領
域）の占有面積が増大し、これに伴ってメモリセル面積
が増大するので、ＤＲＡＭの集積度が低下する。

本発明の目的は、半導体記憶装置の集積度を向上するこ
とが可能な技術を提供することにある。

本発明の他の目的は、メモリセルのＭＩＳＦＥＴのゲー
ト電極又はワード線の占有面積を縮小し。

前記半導体記憶装置の集積度を向上することが可能な技
術を提供することにある。

本発明の他の目的は、製造工程におけるマスク合せ余裕
寸法を低減し、前記半導体記憶装置の集積度を向上する
ことが可能な技術を提供することにある。

本発明の他の目的は、半導体記憶装置の電気的信頼性を
向上することが可能な技術を提供することにある。

本発明の他の目的は、データ線の断線を低減し、前記半
導体記憶装置の電気的信頼性を向上することが可能な技
術を提供することにある。

本発明の他の目的は、ワード線間の短絡を防止し、前記
半導体記憶装置の電気的信頼性を向上することが可能な
技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特翠は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。

（１）分離併合型情報蓄積用容量素子でメモリセルを構
成するＤＲＡＭにおいて、メモリセルのメモリセル選択
用ＭＩＳＦＥＴを、ワード線の延在方向の溝幅寸法が狭
くデータ線の延在方向の溝幅寸法が広い細溝で周囲を囲
まれた活性島領域に構成し、前記メモリセル選択用ＭＩ
ＳＦＥＴのゲート電極を、前記ワード線の延在方向の細
溝内に選択的に埋込み、かつデータ線の延在方向の細溝
内の活性島領域の側壁に細溝に対して自己整合で構成す
る。

（２）前記手段（１）の活性島領域はデータ線、ワード
線の夫々の延在方向に複数配置されメモリセルアレイを
構成し、個々の活性島領域の周囲を囲む細溝のうちメモ
リセルアレイの端部に位置する細溝の溝幅寸法を、メモ
リセルアレイ内の活性島領域の周囲のデータ線の延在方
向の細溝の溝幅寸法と同等又はそれに比べて大きく構成
する。

（３）前記手段（１）のＤＲＡＭは、前記ワード線の延
在方向の溝幅寸法が狭くデータ線の延在方向の溝幅寸法
が広い細溝で周囲を囲まれた活性島領域を形成し、前記
活性島領域の表面及び細溝の内壁の表面を含む全面に均
一な膜厚の導電膜を堆積し、この導電膜に異方性エツチ
ングを施して堆積した膜厚に相当する分導電膜をエツチ
ングし、前記ワード線の延在方向の細溝内に埋込まれた
ゲート電極を形成すると共にデータ線の延在方向の細溝
内の活性島領域の側壁にのみゲート電極を形成する工程
を備える。

〔作　　用〕

上述した手段（１）によれば、前記メモリセル選択用Ｍ
ＩＳＦＥＴのゲート電極（及びワード線）を細溝内にそ
れに対して自己整合で形成したので、ゲート電極の占有
面積及び製造工程におけるマスク合せ余裕面積に相当す
る分、メモリセル面積を縮小し、ＤＲＡＭの集積度を向
上することができる。また、前記ゲート電極を細溝内に
形成したので、細溝で形成される段差形状を緩和し、細
溝上の表面を平坦化することができる。この細溝上には
データ線が延在するので、データ線の断線等を低減し、
ＤＲＡＭの電気的信頼性を向上することができる。

上述した手段（２）によれば、前記メモリセルアレイの
端部において、細溝内の活性島領域の側壁に形成された
ゲート電極（又はワード線）と前記細溝内において非活
性島領域の側壁に形成された導電膜とを離隔することが
できるので、ワード線間の短絡を防止し、ＤＲＡＭの電
気的信頼性を向上することができる。

上述した手段（３）によれば、前記活性島領域の周囲を
囲むワード線の延在方向の細溝内に前記活性島領域に対
して自己整合でゲート電極を埋込むことができると共に
、このゲート電極でワード線を形成することができ、し
かもデータ線の延在方向の細溝内の活性島領域の側壁に
はこの細溝内においで対向する他の活性島領域の側壁に
形成されるゲート電極と前隅したゲート電極を前記活性
島領域に対して自己整合で形成することができる。

この結果、細溝（素子分離領域）とゲート電極（又はワ
ード線）と間の製造工程におけるマスク合せ余裕寸法を
なくすことができる。

以下、本発明の構成について、分離併合型情報蓄積用容
量素子でメモリセルが構成されるＤＲＡＭに本発明を適
用した一実施例とともに説明する。

なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕

（実施例１） 本実施例■は、フォールプツトピットライン方式を採用
するＤＲＡＭに本発明を適用した、本発明の第１実施例
である。

本発明の実施例！であるＤＲＡＭの構成を第３図（要部
等価回路図）で示す。

第３図に示すように、Ｄ　ＲＡ　Ｍはフォールプツトビ
ットライン方式（２交点方式又は折り返しビット線方式
）で構成されている。第３図の中央部にはメモリセルア
レイ（メモリセルマット）が配置されている。

前記メモリセルアレイは列方向に相補性データ線ＤＬ、
ＤＬを延在させている。この相補性ブタ線ＤＬは行方向
に複数組配置されている。相補性データ線ＤＬは夫々の
一端側がセンスアンプＳＡに接続されている。

相補性データ線ＤＬと交差する行方向にはワード線ＷＬ
を延在させている。ワード線ＷＬは列方向に複数本配置
されている。図示していないが、夫々のワードａＷＬは
メモリセルアレイの端部に配置された行デコーダ回路Ｘ
−ＤＥＣに接続され選択されるように構成されている。

相補性データ線ＤＬの夫々とワード線ＷＬとの交差部に
は　１　［ｂｉｔ］の情報を記憶するメモリセルＭが配
置されている。メモリセルＭは、メモリセル選択用Ｍ　
Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓと、その一方の半導体領域
に直列に一方の電極が接続された情報蓄積用容量素子Ｃ
とで構成されている。メモリセル選択用ＭＩＳＦＥＴＱ
ｓはｎチャネルで構成されている。情報蓄積用容量素子
Ｃは後述するが分離併合型情報蓄積用容量素子で構成さ
れている。

メモリセルＭのメモリセル選択用Ｍ　Ｉ　Ｓ　ＦＥＴＱ
ｓは、他方の半導体領域が相補性データ、＄９！ＤＬに
接続され、ゲート電極がワード線ＷＬに接続されている
。情報蓄積用容量素子Ｃの他方の電極は電源電圧１　／
　２　Ｖ　ｃ　ｃに接続されている。この電源電圧Ｌ／
２Ｖ、。は回路の基準電圧■、８（例えばＯ［Ｖ］）と
回路の電源電圧ｖ、ｃ（例えば５［Ｖ］）との中間の電
位（例えば２．５［Ｖ］）である。他方の電極に印加さ
れる電源電圧ｌ／２■ｃｃは、情報蓄積用容量素子Ｃの
電極間に加わる電界強度を低減し、誘電体膜の絶縁耐圧
の劣化を低減することができる。

前記センスアンプＳＡは前記相補性データ線ＤＬで伝達
されるメモリセルＭの情報を増幅するように構成されて
いる。センスアンプＳＡで増幅された情報はＹスイッチ
用ＭＩＳＦＥＴＱｙを通してコモンデータ線Ｉ１０．Ｉ
１０に出力される。Ｙスイッチ用ＭＩＳＦＥＴＱｙはｎ
チャネルで構成されている。

前記Ｙスイッチ用ＭＩＳＦＥＴＱｙはそのゲート電極が
Ｙセレクト信号線ＹＳＬに接続され制御されるように構
成されている。Ｙセレクト信号線ＹＳＬは１組の相補性
データ線ＤＬに対して１本設けられている。Ｙセレクト
信号線ＹＳＬは、相補性データ線ＤＬと同一列方向に延
在し、各相補性データ線ＤＬ間に配置されている。つま
り、相補性データ線ＤＬとＹセレクト信号線ＹＳＬとは
行方向に交互に配置されている。Ｙセレク１−信号線Ｙ
ＳＬはメモリセルアレイの端部に配置された列デコーダ
回路Ｙ−ＤＥＣに接続され選択されるように構成されて
いる。

前記コモンデータ線Ｉ１０はメモリセルアレイの端部に
配置されたメインアンプＭＡに接続されている。メイン
アンプＭＡは、スイッチ用ＭＩＳＦＥＴ（符号を付けな
い）、出力信号ＡＩＸＤＯＬ、ＤＯＬ、データ出力バッ
ファ回路ＤＯＢの夫々を通して、出力トランジスタＤｏ
ｕｔに接続されている。

つまり、メインアンプＭＡでさらに増幅されたメモリセ
ルＭの情報は、出力信号線ＤＯＬ、データ出力バラフッ
回路ＤＯＢ等を通して、出力トランジスタＤｏｕｔで出
力される。

次に、前記ＤＲＡＭの具体的な構造について、第１図（
メモリセルアレイの要部平面図）及び第２図（第１図の
１−１切断線及び■−■切断線で切った断面図）を用い
て簡単に説明する１本実施例は１６　［Ｍｂｉｔｌ又は
６４　［Ｍｂｉｔｌの大容量を有するＤＲＡＭに本発明
を適用した実施例である。

第１図及び第２図に示すように、ＤＲＡＭは単結晶珪素
からなるｐ型半導体基板１で構成されている。前記ＤＲ
ＡＭのメモリセルＭは細溝２で周囲を囲まれた活性島領
域３及びその側壁に構成されている。

前記細溝２はメモリセルＭの形成領域間において半導体
基板１の主面に構成されている。この細溝２は相補性デ
ータ線（１７）ＤＬ、ワード線（１０）　ＷＬの夫々の
延在方向において溝幅寸法が異なっている。この細溝２
の相補性データ線ＤＬの延在方向（列方向）は広い溝幅
寸法Ｗ。例えば１．０［μｍ］程度の寸法で構成されて
いる。細溝２のワード線ＷＬの延在方向（行方向）は狭
い溝幅寸法ｗ１．１例えば０．５［μｍ］程度の寸法で
構成されている。夫々の細溝２の半導体基板１の表面か
らの深さは例えば３．０〜５．０［μｍ］程度の寸法で
構成されている。この細溝２は、ＲＩＥ等の異方性エツ
チングで形成され、細い溝幅寸法で深く構成されている
。

細溝２の底部であって半導体基板１の主面上には素子間
分離用絶縁１］ｉ４が構成されている。この素子間分離
用絶縁膜４は細溝２で周囲を囲まれた活性島領域３間を
電気的に分離するように構成されている。素子間分離用
絶縁膜４は例えば細溝２の底部の半導体基板１の主面を
選択的に酸化した酸化珪素膜で形成されている。前記細
溝２及び素子間分離用絶縁膜４はメモリセルＭ間特にメ
モリセルＭの情報蓄積用容量素子Ｃ間を電気的に分雑す
る素子分離領域を構成している。

なお、細溝２の底部であって半導体基板１の主面部（素
子間分離用絶縁膜４の下部）には図示しないが半導体基
板１に比べて高い不純物濃度のｐ型半導体領域を設けて
いる。このｐ型半導体領域は、所謂チャネルストッパ領
域として使用され、メモリセルＭ間を電気的に分離する
能力をより高めることができる。

前記活性島領域３は前述の広い溝幅寸法Ｗ。及び狭い溝
幅寸法Ｗゆを有する細溝２で周囲を囲まれた平面形状を
方形状で構成している。活性島領域３は、例えば相補性
データ線ＤＬの延在方向が１．０〔μｍ〕程度、ワード
線ＷＬの延在方向が１゜５［μｍｌ程度の平面形状を長
方形状で構成している。

前記メモリセルＭの情報蓄積用容量素子Ｃは活性島領域
３の周囲の側壁に沿って構成されている。

情報蓄積用容量素子Ｃは、主にｎ゛型半導体領域５、誘
電体膜６及びプレート電極７で構成されている。

ｎ°型半導体領域５は、一方の電極として使用され、活
性島領域３の周囲の側壁において半導体基板１の主面部
に構成されている。ｎ°型半導体領域５は、活性島領域
３の下側（細溝２の底部側）例えば深さ方向に２．０〜
３．○［μｍコ程度の寸法で形成されている。前記誘電
体膜６は細溝２の内部において前記ｎ°型半導体領域５
の主面上に積層されている。

誘電体膜６は例えばＣＶＤ法で堆積した窒化珪素膜に酸
化処理を施した窒化珪素膜と酸化珪素膜とを重ね合せた
複合膜で形成する。また、誘電体膜６は酸化珪素膜、窒
化珪素膜の夫々の単層で形成してもよい。プレート電極
７は前記誘電体膜６の上層であって細溝２内に埋込まれ
ている。つまり、プレート電極７は、メモリセルＭの情
報ＷＤＸ用容量素子Ｃとそれに隣接する行方向及び列方
向の他のメモリセルＭの情報蓄積用容量素子Ｃのプレー
ト電極７と一体に構成されかつ兼用されている。

プレート電極７は例えばＣＶＤ法で堆積した、所定の不
純物（Ｐ又はＡｓ）が導入された多結晶珪素膜で形成さ
れている。つまり、この情報蓄積用容量素子Ｃは所ｆｆ
Ｍｏ、Ｓ構造で構成されている。さらに、情報蓄積用容
量素子Ｃは素子分離領域（細溝２）の領域内において設
けられているので分離併合型情報蓄積用容量素子（以下
、この名称を使用する）を構成している。

メモリセルＭのメモリセル選択用ＭＩ　Ｓ　ＦＥＴＱｓ
は活性島領域３の主面及び活性島領域３の側壁の上側に
構成されている。メモリセル選択用ＭＩＳＦＥＴＱｓは
、主に半導体基板１　（チャネル形成領域）、ゲート絶
縁膜９、ゲート電極１０．ソース領域及びドレイン領域
である一対のｎ°型半導体領域５及びに型半導体領域１
１で構成されている。

前記ゲート絶縁膜９は活性島領域３の側壁であって半導
体基板１の主面を酸化した酸化珪素膜で形成されている
。

ゲート電極１０は前記活性島領域３の側壁の上部であっ
て半導体基板１の主面上にゲート絶縁膜９を介在させて
構成されている。ゲート電極１０は、活性島領域３の周
囲に沿って平面形状がリング形状で構成されている。こ
のゲート電極１０は細溝２の底部に埋込まれたプレート
電極７と絶縁膜８を介在させて電気的に分離されている
。

ゲート電極１０は、広い溝幅寸法Ｗ。を有する細７１１
２部分においては活性島領域３の側壁のみに、狭い溝幅
寸法Ｗ、、を有する細溝２部分においては実質的に細ｍ
２内に埋込まれている。つまり、ゲート電ｔｉｉｏの広
い溝幅寸法Ｗ０を有する細溝２部分は、同一部分の細溝
２内において対向する他の活性島領域３の側壁に形成さ
れた他のメモリセルＭのメモリセル選択用Ｍ　Ｉ　Ｓ　
Ｆ　Ｅ　Ｔ　Ｑ　ｓのゲート電極１０と離隔さ九電気的
に分離されている。また、ゲート電極１０の狭い溝幅寸
法Ｗ１．ｌ　を有する細溝２部分は、同一部分の細溝２
内において対向する他の活性島領域３の側壁に形成され
た他のメモリセルＭのメモリセル選択用Ｍ　Ｉ　Ｓ　Ｆ
　Ｅ　Ｔ　Ｑ　ｓのゲート電極１０と一体に構成され電
気的に接続されている。このゲート電極１０は、活性島
領域３の周囲においてメモリセル選択用Ｍ　Ｉ　Ｓ　Ｆ
　Ｅ　Ｔ　Ｑ　ｓのゲート電極として使用されているが
、全体としては行方向に延在するワード線（ＷＬ）１０
を構成している。

ゲート電極１０及びワード線１０は１例えばＣＶＤ法で
堆積され、抵抗値を低減するｎ型不純物（Ｐ又はＡｓ）
が導入された多結晶珪素膜にＲ４Ｅ等の異方性エツチン
グを施して形成されている。この所謂エッチバック処理
は、多結晶珪素膜の堆積した膜厚に相当する分、多結晶
珪素膜をエツチングで除去することによって、平坦部分
の多結晶珪素膜を除去し、段差部分の多結晶珪素膜を残
存させることができる。前記多結晶珪素膜は、ゲート電
極１０間を接触させるために狭い溝幅寸法Ｗ、の細溝２
を実質的に埋込み、かつゲート電極１０間を分離するた
めに広い溝幅寸法Ｗ０の細溝２を埋込まない範囲の膜厚
で堆積させる必要がある。つまり、多結晶珪素膜は、狭
い溝幅寸法Ｗ、、、の約２分の１の寸法に相当する膜厚
以上で堆積し、広い溝幅寸法Ｗ０の２分の１の寸法に相
当する膜厚に比べて薄い膜厚で堆積させる（ｗｔ、＋／
２≦多結晶珪素膜の膜厚くＷ。／２）。前記ゲート電極
１０は、例えばゲート長寸法が１．０［μｍ］程度で形
成され、０．２５〜０．３０［μｍ］程度の膜厚で形成
されている。

このように構成されるゲート電極ｌＯは活性島領域３、
細溝２の夫々に対して自己整合で形成され今、シかも、
ゲート電極１０は、細溝２の溝幅寸法。

多結晶珪素膜の堆積する膜厚、エツチング量の夫々を適
度に設定することにより、製造上自動的に、ワード線Ｗ
Ｌの延在方向を一体に構成しかつ相補性データ線ＤＬの
延在方向を離隔することができる。

なお、ゲート電極１０及びワード線（ＷＬ）１０は、Ｄ
ＲＡＭの動作速度を決定する重要な要素となるので、多
結晶珪素膜以外の低抵抗ゲート材料で形成してもよい。

具体的に、ゲート電極１０及びワード線１０は、高融点
金属（Ｍｏ、Ｔｉ、Ｔａ、Ｗ）膜、高融点金属シリサイ
ド（ＭｏＳｉ、ＴｉＳｉ、ＴａＳｉ、ＷＳｉ）膜の夫々
の単層、又は多結晶珪素膜上に前記金属膜を積層した複
合膜で構成する。

ソース領域又はドレイン領域である一方のｎ゛型半導体
領域５は前記分離併合型情報蓄積用容置素子Ｃの一方の
電極であるゴ型半導体領域５で構成されている。ドレイ
ン領域又はソース領域である他方のｎ−型半導体領域１
１は活性島領域３の上部全面であって半導体基板１の主
面部に設けられている。この１型半導体領域１１は、メ
モリセル選択用ＭＩＳＦＥＴＱｓのチャネル形成領域（
半導体基板１）自体が高抵抗領域であり、若干抵抗値が
高くても動作速度上は問題ないので、低不純物濃度で形
成されている。低不純物濃度で構成されるｎ−型半導体
領域１１は、メモリセル選択用ＭＩＳＦＥＴＱｓのチャ
ネル形成領域側への不純物の拡散量が少ないので、実効
チャネル長を充分に確保することができる。

メモリセル選択用ＭＩＳＦＥＴＱＳの他方のに型半導体
領域１１には層間絶縁膜１２及び層間絶ＲＷＡ１５に形
成された接続孔１６を通して相補性データ線（ＤＬ）１
７が接続されている。層間絶縁膜１２は例えばＣＶＤ法
で堆積した酸化珪素膜で形成されている。眉間絶縁膜１
５は例えばＣＶＤ法で堆積した酸化珪素膜上にＣＶＤ法
で堆積したＢＰＳＧ　（ボロン入すフォスフオシリケー
ドガラス）膜を積層した複合膜で形成されている。相補
性データ線１７は例えばＣｕ又は及びＳｉが添加された
アルミニウム合金膜、高融点金属膜（例えば選択ＣＶＤ
法で堆積したＷ膜）等で形成されている。

このように１分離併合型情報蓄積用容量素子Ｃでメモリ
セルＭを構成するＤＲＡＭにおいて、メモリセルＭのメ
モリセル選択用ＭＩＳＦＥＴＱＳを、ワード線ＷＬの延
在方向の溝幅寸法Ｗ１．ｌが狭く相補性データ線ＤＬの
延在方向の溝幅寸法Ｗ。

が広い細溝２で周囲を囲まれた活性島領域３に構成し、
メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極を、前
記ワード線ＷＬの延在方向の細１ｆ１２内に選択的に埋
込み、かつ相補性データ線ＤＬの延在方向の細溝２内の
活性島領域３の側壁に細溝２に対して自己整合で構成す
る。この構成により、前記メモリセルＭのメモリセル選
択用ＭＩＳＦＥＴＱｓのゲート電極（及びワード線）１
０を細溝２内に自己整合で形成したので、ゲート電極１
０の占有面積及び製造工程におけるマスク合せ余裕面積
に相当する分、メモリセルＭ面積を縮小し、ＤＲＡＭの
集積度を向上することができる。しかも、ワード線ＷＬ
の延在方向の複数のメモリセル選択用ＭＩＳＦＥＴＱＳ
の夫々のゲート電極１０は互いに一体に構成されるので
、ワード線ｌＯはゲート電極１０を形成すると共に自動
的に形成することができる。

また、前記メモリセルＭの分離併合型情報蓄積用容量素
子Ｃは細溝２内に自己整合で形成されているので、分離
併合型情報蓄積用容量素子Ｃの占有面積及び製造工程に
おけるマスク合せ余裕面積に相当する分、メモリセルＭ
面積をさらに縮小し、ＤＲＡＭの集積度を向上すること
ができる。

また、前記ゲート電極１０を細溝２内に形成したので、
細ｉ＃２で形成される段差形状を緩和しく細溝２で形成
される凹部を埋込み）、細溝２上の表面を平坦化するこ
とができる。この細溝２上には相補性データ線１７が延
在するので、相補性データ線１７の段差形状に起因する
断線等を低減し、ＤＲＡＭの電気的信頼性を向上するこ
とができる。

また、前記ワード線（又はゲート電極）１０は細溝２内
に形成され、ワード線１０と相補性データ線１７との間
の絶縁分離面積及び製造工程における合せ余裕面積は実
質的に廃止される。したがって、相補性データＭ１７と
メモリセル選択用ＭＩＳＦＥＴＱｓの他方のｎ−型半導
体領域１１との接続は相補性データ線１７と活性島領域
３の上部の主面との接続に必要な面積だけ確保できれば
よいので、活性島領域３の占有面積つまりメモリセルＭ
の占有面積を著しく低減することができる。

なお５分離併合型情報蓄積用容量素子Ｃは、細溝２の深
さを深く形成し、電荷蓄積面積を増大することによって
、占有面積を増大することなく、情報となる電荷量を自
由に増加することができる。

前記側々のメモリセルＭを構成する活性島領域３の周囲
を囲む細溝２のうち、メモリセルアレイの端部（最つど
も外周）に位置する細溝２の溝幅寸法Ｗ６は、メモリセ
ルアレイ内の活性島領域３の周囲の相補性データ線１７
の延在方向の細溝２の溝幅寸法Ｗ０と同等又はそれに比
べて若干大きく構成されている。この溝幅寸法Ｗ６を有
する細溝２はメモリセルアレイの周囲を取囲みその領域
を規定するように構成されている。メモリセルアレイの
周囲を取囲む細溝２は、メモリセルアレイ内の各活性島
領域３の周囲を囲む細溝２と同様に底部分にプレート電
極子が埋込まれており、このプレート電極７の表面の高
さが均一に形成されるように溝幅寸法Ｗ６を全域におい
て均一に（又は溝幅寸法Ｗ。と同一に）構成している。

メモリセルアレイの周囲を取囲む細溝２で規定されるメ
モリセルアレイの外周側の非活性島領域３Ａの側壁には
、ゲート電極１０及びワード線１ｏを形成する工程と同
一工程で導電膜１０Ａが形成されている。この導電膜１
０Ａは、細溝２の溝幅寸法Ｗ６が広く形成されているの
で、メモリセルアレイ内の活性島領域３の側壁に形成さ
れるゲート電極１０又はワード線１０とａ隔され電気的
に分離されている。

このように、前記メモリセルアレイの個々の活性島領域
３の周囲を囲む細溝２のうちメモリセルアレイの端部に
位置する細溝２の溝幅寸法Ｗ６を、メモリセルアレイ内
の活性島領域３の周囲の相補性データ線（ＤＬ）の延在
方向の細溝２の溝幅寸法Ｗｏと同等又はそれに比べて大
きく構成する。この構成により、前記メモリセルアレイ
の端部において、１ｆＮＲ２内の活性島領域３の側壁に
形成されたゲート電極（又はワード線）１０と前記細溝
２内において非活性島領域３Ａの側壁に形成された導電
膜１０Ａとを離隔することができるので、ワード線１０
間の短絡を防止し、ＤＲＡＭの電気的信頼性を向上する
ことができる。

前記メモリセルアレイを列方向に延在するワード線（Ｗ
Ｌ）１０は、メモリセルアレイの端部においてワード線
（ＷＬ）１７により引出され、このワード線１７を介在
させて図示しない行デコーダ回路Ｘ−ＤＥＣに接続され
ている。ワード線１７は、メモリセルアレイの周辺部分
にワード線ＷＬの延在方向に配置される２個の活性島領
域（ダミーの活性島領域として使用される）３間の狭い
溝幅寸法Ｗ。

を有する細溝２内に埋込まれたワード線１ｏの一部（ゲ
ート電極１０）に接続されている。ワード線１ｏとワー
ド線１７との接続は層間＃＠縁膜１２及び１５に形成さ
れた接続孔１６を通して行われている。本実施例におい
てはワード線１７、相補性データ線１７の夫々は同一導
電層（同一製造工程）で構成されているが、両者が接触
する等の不具合が生じる場合は両者を異なる導電層で形
成してもよい。

前記メモリセルアレイの相補性データ線ＤＬの延在方向
の端部においては細溝２内に埋込まれたプレート電極７
に電位供給用配、１１４が接続されている。電位供給用
配線１４はプレート電極７に電源電圧ｌ／２ｖｃｃを供
給するように構成されている。

電位供給用配線１４は、層間絶縁膜１２に形成された接
続孔１３及び絶縁膜８に導電膜１０Ａで周囲を規定され
て形成された接続孔１３Ａを通してプレート電極７に接
続されている。この電位供給用配線１４とプレート電極
７との接続部分の細溝２の溝幅寸法Ｗ、は例えば前記溝
幅寸法Ｗ０と同一か又はそれよりも若干大きな寸法で構
成されている。電位供給用配線１４は例えばＣＶＤ法で
堆積された。ｎ型不純物が導入された多結晶珪素膜で形
成されている。電位供給用配線１４は行方向において所
定間隔で複数配置され、この電位供給用配線１４の間隔
は微細にする必要がないのでワード線１０の間隔や相補
性データ線１７の間隔に比べて大きく形成されている。

なお、メモリセルアレイ上には図示しないがＹセレクト
信号線ＹＳＬが延在するように構成されている。Ｙセレ
クト信号線ＹＳＬは、相補性データ線１７間に相補性デ
ータ線１７と同一導電層で又は異なる導電層で形成され
ている。

また、図示しないがメモリセルアレイの外周領域に配置
される、デコーダ回路等の周辺回路を構成する半導体素
子は相補型ＭＩＳＦＥＴ　（ＣＭＯ８）で構成されてい
る。また、周辺回路を構成する半導体素子のうち高駆動
能力が要求される部分はバイポーラトランジスタで構成
されている。

次に、前述のＤＲＡＭの具体的な製造方法について、第
４図乃至第１２図（各製造工程毎に示す要部断面図）を
用いて簡単に説明する。

まず、単結晶珪素からなるｐ°型半導体基板１を用意す
る。この半導体基板１の半導体素子形成面となる主面は
（１００）結晶面で形成されている。

次に、前記半導体基板１の主面上の全面に、マスク２０
．２１．２２の夫々を順次積層する。マスク２０は半導
体基板１とマスク２１との間の応力緩和等に使用される
。マスク２０は、例えば半導体基板１の主面を酸化した
酸化珪素膜で形成し、４００［人］程度の膜厚で形成す
る。マスク２１は耐酸化マスク等に使用される。マスク
２１は例えばＣＶＤ法で堆積した窒化珪素膜で形成する
。マスク２２は主に細溝のエツチングマスクとして使用
される。マスク２２は例えばＣＶＤ法で堆積したＰＳＧ
膜で形成する。

次に、素子分離領域において、マスク２２．２１．２０
の夫々を順次エツチングにより除去し、半導体基板１の
表面が露出するエツチングマスクを形成する。このエツ
チングマスクはフォトリングラフィ技術及び異方性エツ
チング技術を用いて形成される。

次に、前記エツチングマスク（主にマスク２２）を使用
し、露出する半導体基板１の主面をエツチングにより除
去し、第４図に示すように、細溝２を形成する。この細
溝２を形成する工程と共に、この細溝２で周囲を囲まれ
た活性島領域３が形成される。細溝２は、前述のように
、相補性データ線ＤＬの延在方向を広い溝幅寸法Ｗ。で
形成し、ワード線ＷＬの延在方向を狭い溝幅寸法Ｗ１で
形成する。細溝２はＲＩＥ等の異方性エツチングで形成
されている。

次に、細溝２内において半導体基板１の主面上に酸化珪
素膜（図示しない）を形成する。この酸化珪素膜は例え
ば半導体基板１の主面を酸化することにより形成されて
いる。酸化珪素膜は゛主に細溝２を形成する際の半導体
基板１の主面部のエツチングダメージを除去するように
なっている（犠牲酸化珪素膜の形成処理）。

次に、細溝２の底部において半導体基板１の主面部にｐ
型不純物を導入し、図示しないｐ型半導体領域（チャネ
ルストッパ領域）を形成する。ｐ型不純物の導入は例゛
えばイオン打込法で行う。

次に、細溝２の内壁に沿った半導体基板１の主面上（実
際には前記酸化珪素膜上）にマスク２３を形成する。マ
スク２３は、主に耐酸化マスクとして使用するので、例
えばＣＶＤ法で堆積した窒化珪素膜で形成する。そして
、マスク２３にＲＩＥ等の異方性エツチングを施し、平
坦部分のマスク２３は除去し、細溝２の内壁（活性島領
域３の側壁）だけにマスク２３を残存させる。この異方
性エツチングは細溝２の底部において半導体基板ｌの主
面を露出させることができる。

次に、前記マスク２３及びマスク２２を用い、酸化処理
を施すことにより、第５図に示すように、細溝２の底部
において半導体基板１の主面上に素子間分離用絶縁膜４
を形成することができる。素子間分離用絶縁膜４は酸化
珪素膜で形成されている。

この素子間分離用絶縁膜４を形成する工程の後に、前記
マスク２３、マスク２２の夫々が除去される。

次に、細溝２の内壁つまり活性島領域３の側壁にｎ°型
半導体領域５を形成する。ｎ°型半導体領域５は分離併
合型情報蓄積用容量素子Ｃの電極として使用される。ｎ
°型半導体領域５は、例えばイオン打込法又は熱拡散法
を使用し、半導体基板１の主面部にｎ型不純物（Ｐ又は
Ａｓ）を導入することにより形成されている。ｎ°型半
導体領域５は例えば１０２”　［ａｔｏｍｓ／　ａｌ　
１程度の不純物濃度で形成されている。

次に、第６図に示すように、前記細溝２の内壁であって
活性島領域３の側壁に形成されたｎ°型半導体領域５の
主面上を含む基板全面に誘電体膜６を形成する。誘電体
膜６は例えばＣＶＤ法で堆積した窒化珪素膜とこの窒化
珪素膜の表面に酸化処理を施して形成した酸化珪素膜と
の複合膜で形成する。この複合膜で形成される誘電体膜
６は、ピンホール等に起因する絶縁耐圧不良を低減する
ことができるので、薄膜化が可能で、分離併合型情報蓄
積用容量素子Ｃの情報となる単位面積当１）の電荷蓄積
量を増加することができる。

次に、前記誘電体膜６の表面上であって、細１が２内を
埋込むように基板全面に導電膜を堆積する。

この導電膜は、分離併合型情報蓄積用容量素Ｅ’−Ｃの
プレート電極（７）を形成するためのもので、例えばＣ
ＶＤ法で堆積した多結晶珪素膜を使用する。

この多結晶珪素膜には抵抗値を低減するｎ型不純物が導
入されている。

次に、前記導電膜にＲＩＥ等の異方性エツチングを施し
、第７図に示すように、細溝２内であって分離併合型情
報蓄積用容量素子Ｃの形成領域のみ導電膜を残存させて
プレート電極７を形成する。

前記異方性エツチングは堆積された導電膜の膜厚にメモ
リセル選択用ＭＩＳＦＥＴの形成領域の寸法を加算した
エツチング量で行う。したがって、プレート電極７は細
溝２の内部のみに形成することができる。このプレート
電極７を形成することによって、分離併合型情報蓄積用
容量素子Ｃが完成する。

次に、前記細溝２内に埋込まれたプレート電極７の露出
する表面上に絶縁１！ｉ８を形成する。絶縁膜８は例え
ばプレート電極７の表面を酸化した酸化珪素膜で形成す
る。この酸化珪素膜を形成する際には、活性島領域３の
主面上のマスク２１及び細溝２内であって活性島領域３
の側壁の上側（ゲート電極形成領域）に残存する誘電体
膜６を耐酸化マスクとして使用する。そして、第８図に
示すように、前記耐酸化マスクとして使用された誘電体
１１４６を除去し、活性島領域３の側壁の上側であって
ゲート電極又はワード線の形成領域の１１’型半導体領
域５の主面を露出する。この誘電体膜６の除去は例えば
等方性エツチングで行う。

次に、前記誘電体膜６が除去された部分つまり活性島領
域３の側壁の上側（ゲート電極又はワード線の形成領域
）に形成されているｎ°型半導体領域５をエツチングに
より除去する。このｎ°型半導体領域５の除去は例えば
等方性エツチングで行いこの際にはマスク２１及び絶縁
膜８をエツチングマスクとして使用する。

次に、第９図に示すように、ｎ°型半導体領域５が除去
された部分つまり活性島領域３の側壁の上側において半
導体基板１の主面上にゲート絶縁膜９を形成する。ゲー
ト絶縁膜９は例えば半導体基板１の主面を酸化した酸化
珪素膜で形成する。また、ゲート絶縁膜９は、絶縁耐圧
強度を向上するために、酸化珪素膜と窒化珪素膜との複
合膜で形成してもよい。

次に、前記細溝２内であって活性島領域３の側壁の上側
に形成されたゲート絶縁膜９上を含む基板全面に導電膜
１０Ｂを堆積する。この導電膜１０Ｂはゲート電極、ワ
ード線（１０）の夫々を形成するために堆積されている
。導電膜１０Ｂは例えばＣＶＤ法で堆積された多結晶珪
素膜で形成されている。

導電膜１０Ｂは、前述のように、狭い溝幅寸法Ｗ１を有
する細溝２の内部を実質的に埋込み、かつ広い溝幅寸法
Ｗ。を有する細溝２の内部を埋込まないような膜厚で堆
積されている。導電膜１０Ｂは例えば０．２５〜０．３
０［μｍ］程度の膜厚で形成する。

次に、前記導電膜１０Ｂにその堆積された膜厚に相当す
る分ＲＩＥ等の異方性エツチングを施し、第１０図に示
すように、ゲート電極１０及びワード線１０を形成する
。前述のように、グー１〜電極１０及びワード線１０は
狭い溝幅寸法Ｗ１．ｌを有する細溝２内部において略完
全に埋込まれるようになっている。また、ゲート電極１
０及びワード線１０は、広い溝幅寸法Ｗ０を有する細溝
２の内部において、活性島領域３の側壁のみに形成され
、隣接する他の活性島領域３の側壁に形成されたものと
離隔し電気的に分離されている。なお、同第１０図には
前記導電膜１０Ｂの堆積された状態を符号１０Ｂを付け
て一点鎖線で示している。

次に、活性島領域３の上部に形成されたマスク２１．２
０の夫々を順次除去し、活性島領域３の上部において半
導体基板ｌの主面を露出する。そして、図示しないが、
活性島領域３の上部において露出された半導体基板１の
主面上に薄い膜厚の酸化珪素膜を形成する。この酸化珪
素膜は、前記マスク２１、２０の夫々の除去に伴うエツ
チングダメージの除去や後工程で行われる不純物導入に
伴うダメージの低減を行うために形成される。酸化珪素
膜は例えば半導体基板１の主面を酸化した酸化珪素膜で
形成する。

次に、第１１図に示すように、活性島領域３の上部にお
いて半導体基板１の主面部にｎ−型半導体領域１１を形
成する。この１型半導体領域１１は例えばイオン打込法
でｎ型不純物を導入することにより形成することができ
る。ｎ−型半導体領域１１は例えば１０”〜ｌ　Ｏ”［
ａｔｏｍｓ／ａ＃］程度の不純物濃度で形成されている
。イ型半導体領域１１を形成することによって、メモリ
セル選択用ＭＩＳＦＥＴＱＳが完成し、これに伴ってメ
モリセルＭが完成する。

次に、活性島領域３の上部、ゲート電極１０及びワード
線１０を含む基板全面に層間絶縁膜１２を形成する。層
間絶縁膜１２は、下層のｎ−型半導体領域１１゜ゲート
電ｔｉｉｏ等と上層の配線（電位供給用配線１４）との
絶縁分離、上層の配線のパターンニングの際のエツチン
グストッパ等として使用される。層間絶縁膜１２は、例
えばＣＶＤ法で堆積した酸化珪素膜を使用し、１０００
［人］程度の膜厚で形成されている。

次に、メモリセルアレイの端部の相補性データ線ＤＬの
延在方向の細溝２上において層間絶縁膜１２を部分的に
除去して接続孔１３を形成し、さらに、接続孔１３内に
露出する導電膜１０Ａに規定された領域内において絶縁
膜８を除去して接続孔１３Ａを形成する。接続孔１３Ａ
の形成により、プレート電極７の表面が露出する。前記
接続孔１３及び１３Ａはフォトリソグラフィ技術及び異
方性エツチング技術を使用して形成する。

次に、第１２図に示すように、前記接続孔１３及び１３
Ａを通してプレート電極７の表面に接続するように、層
間絶縁膜１２上に電位供給用配線１４を形成する。電位
供給用配線１４は図示しないがメモリセルアレイの外側
に引出されて上層配線に接続されている。

次に、前記第１図及び第２図に示すように、層間絶縁膜
１５、接続孔１６．相補性データ線１７及びワード線１
７の夫々を順次形成する。

これら一連の製造工程を施すことにより、本実施例のＤ
ＲＡＭのメモリセルＭは完成する。なお、ＤＲＡＭの製
造プロセスにおいて、このメモリセルＭ（メモリセルア
レイ）の製造工程は基本的に周辺回路を形成する製造工
程と別に独立的に行われる。また、ＤＲＡＭの製造プロ
セスにおいて、メモリセルＭの製造工程の一部例えば細
溝２を形成する工程、導電膜１０Ｂを形成する工程、相
補性デ−タＡｌｔ１７．ワード線１７の夫々を形成する
工程等は、周辺回路を形成する製造工程と兼用してもよ
い。

このように、ＤＲＡＭの製造プロセスにおいて、ワード
、ＩＷＬの延在方向の溝幅寸法Ｗ、、が狭く相補性デー
タ線ＤＬの延在方向の溝幅寸法Ｗ。が広い細溝２で周囲
を囲まれた活性島領域３を形成し、前記活性島領域３の
表面及び細溝２の内壁の表面を含む全面に均一な膜厚の
導電膜１０Ｂを堆積し、この導電膜１０Ｂに異方性エツ
チングを施して堆積した膜厚に相当する分導電膜１０Ｂ
をエツチングし、前記ワード線ＷＬの延在方向の細溝２
内に埋込まれたゲート電極１０（又はワード線１０）を
形成すると共に相補性データ線ＤＬの延在方向の細溝２
内の活性島領域３の側壁にのみグー１−電極１０（又は
ワード線１０）を形成する工程を備える。この構成によ
り、前記活性島領域３の周囲を囲むワード線ＷＬの延在
方向の細１２内に舵記活性島領域３に対して自己整合で
ゲート電極１０を埋込むことができると共に、このゲー
ト電極１０でワード線１０を形成することができ、しか
も相補性データ線ＷＬの延在方向の細溝２内の活性島領
域３の側壁にはこの細溝２内において対向する他の活性
島領域３の側壁に形成されるゲート電極１０と盾隔した
ゲート電極１０を前記活性島領域３に対して自己整合で
形成することができる。つまり、活性島領域３の側壁又
は細溝２の内壁にそれに対して自己整合でゲート電極１
０及びワード線１０を形成することができると共に、各
ワード線１０間の離隔分離を自動的に行うことができる
。この結果、前記細溝（素子分離領域）２とゲートな極
１０（又はワード［１０）と間の製造工程におけるマス
ク合せ余裕寸法をなくすことができる。

なお、フォールプツトピットライン方式を採用するＤＲ
ＡＭはノイズマージンを向上することができる特徴があ
る。

（実施例■） 本実施例■は、オープンビットライン方式（１交点方式
）を採用するＤＲＡＭに本発明を適用した１本発明の第
２実施例である。

本発明の実施例■であるＤＲＡＭの構成を第１３図（要
部等価回路図）で示す。

第１３図に示すように、本実施例ＨのＤＲＡＭはオープ
ンビットライン方式でメモリセルアレイを構成している
。つまり、センスアンプ回路ＳＡの両側から夫々相反す
る列方向に相補性データ線ＤＬが延在している。相補性
データＩＩ）Ｌとワード線ＷＬとの交差部分には前記実
施例■と同様にメモリセルＭが配置されている。このＤ
　ＲＡ　Ｍは相補性データ線ＤＬの夫々のデータ線間を
短絡する短絡方式を採用している。データ線間の短絡は
短絡用ＭＩＳＦＥ’ｌ”Ｑで行われている。本実施例■
は、メモリセルＭの分離併合型情報容積用容量素子Ｃの
情報となる電荷量の２分の１の電荷量をを有するダミー
セルを形成することが難しいので。

ダミーセル方式を採用していない。

このオープンビットライン方式を採用するＤＲＡＭの具
体的な構造は第１４図（要部平面図）に示す。第１４図
に示すように、本実施例ＨのメモリセルＭの構造は前記
実施例ＩのメモリセルＭの構造と実質的に同様である。

メモリセルアレイにおけるメモリセルＭの配列は、前記
実施例ＨのメモリセルＭの配列において、所定のメモリ
セルＭに対して相補性データＤＬの延在方向に隣接する
他のメモリセルＭをワード線’ＩＩＩ／Ｌの延在方向に
半ピツチずらした配列に相当する。

このように構成されるオープンビットライン方式を採用
するＤ　ＲＡ　Ｍは、前記実施例ｒと実質的に同様の効
果を奏することができる。

（実施例■） 本実施例■は、メモリセルを構成する細溝、活性島領域
の夫々の別の形成方法について説明する、本発明の第３
実施例である。

本発明の実施例■であるＤＲＡＭの製造方法について、
第１５図乃至第１７図（各製造工程毎に示す要部断面図
）を用いて簡単に説明する。

まず、第１５図に示すように、半導体基板１の主面上の
全面に素子分離用絶縁膜４を形成する。

素子分離用絶縁膜４は例えばＣＶＤ法で堆積した酸化珪
素膜で形成する。

次に、第１６図に示すように、前記素子分離用絶縁膜４
のうち、細溝の形成領域において素子間分離用絶縁膜４
を残存させ、それ以外の活性島領域の形成領域において
素子間分離用絶縁膜４を除去する。この素子分離用絶縁
膜４のパターンニングはフォトリングラフィ技術及び異
方性エツチング技術を使用して行う。

次に、第１７図に示すように、活性島領域の形成領域に
おいて、半導体基板１の露出する主面上にエピタキシャ
ル層を成長させ、活性島領域３及び細溝２を形成する。

前記エピタキシャル層を成長させた際に横方向に成長し
細溝２の溝幅寸法が細くなったり細溝２が埋込まれた場
合は、フォトリソグラフィ技術及びエツチング技術を使
用し、細溝２の溝幅寸法及び形状を補正してもよい。

この後、前記実施例１と同様の製造工程を施すことによ
り、本実施例■のＤＲＡＭは完成する。

このように、熱酸化で形成した酸化珪素膜でなく、堆積
した絶縁膜を使用し、細溝２内の底部であって半導体基
板１の主面上に素子間分離用絶縁膜４を形成することに
より、細溝２の底部であって半導体基板１の主面部に発
生する結晶欠陥を低減することができるので１分離併合
型情報蓄積用容量素子Ｃの情報となる電荷量のリーク等
を低減し、ＤＲＡＭの電気的信頼性を向上することがで
きる。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。

例えば、本発明は、前記ＤＲＡＭのメモリセルにおいて
１分離併合型情報蓄積用容量素子Ｃの一方の電極である
ｎ°型半導体領域５の少なくとも外周に（活性島領域内
）沿って高不純物濃度のｐ°型半導体領域を設けてもよ
い。このｐ°型半導体領域は、少数キャリアに対するポ
テンシャルバリア領域を構成すると共に、ｐｎ接合容量
を増加して情報となる電荷量を増加することができる。

また、本発明は、半導体基板以外の基板例えばサファイ
ヤ基板やサイモック基板等に前記ＤＲＡＭを構成しても
よい。

また、本発明は、前記ＤＲＡＭに限定されず、マスクＲ
ＯＭ等、ＭＩＳＦＥＴでメモリセルを構成する半導体記
憶装置に適用することができる。

マスクＲＯＭのメモリセルは、データ線とワード線との
交差部に配置されたＭＩＳＦＥＴで構成されているので
、前記実施例のメモリセル選択用ＭＩＳＦＥＴＱｓと略
同様の構造で構成すればよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

半導体記憶装置の集積度を向上することができる。

半導体記憶装置の製造工程におけるマスク合せ余裕寸法
を低減することができる。

半導体記憶装置の電気的信頼性を向上することができる
。

【図面の簡単な説明】

第１図は、本発明の実施例ＩであるＤＲＡＭのメモリセ
ルアレイの要部平面図。 第２図は、前記第１図の！−１切断線及び■−■切断線
で切った断面図、 第３図は、前記ＤＲＡＭの要部等価回路図、第４図乃至
第１２図は、前記ＤＲＡＭを各製造工程毎に示す要部断
面図。 第１３図は、本発明の実施例■であるＤＲＡＭのメモリ
セルアレイの要部等価回路図、第１４図は、前記ＤＲＡ
Ｍの要部平面図、第１５図乃至第１７図は、本発明の実
施例■であるＤＲＡＭを各製造工程毎に示す要部断面図
。 図中、１・・・半導体基板、２・・・細溝、３・・活性
島領域、４・・・素子間分離用絶縁膜、５，１１・・・
半導体領域、６・・・誘電体膜、７・・・プレート電極
、８・・絶縁膜、９・・・ゲート絶縁膜、１０・・・ゲ
ート電極又はワード線、１４・・・電位供給用配線、１
７・・・相補性データ線又はワード線、Ｍ・・・メモリ
セル、Ｑｓ・・・メモリセル選択用ＭＩＳＦＥＴ、Ｃ・
・・分離併合型情報蓄積用容量素子である。

Claims (1)

1. 【特許請求の範囲】 １、データ線とワード線との交差部に夫々に接続された
   ＭＩＳＦＥＴを有するメモリセルが配置された半導体記
   憶装置において、前記メモリセルのＭＩＳＦＥＴが、前
   記ワード線の延在方向の溝幅寸法が狭くデータ線の延在
   方向の溝幅寸法が広い細溝で周囲を囲まれた活性島領域
   に構成され、このＭＩＳＦＥＴのゲート電極が、前記ワ
   ード線の延在方向の細溝内に選択的に埋込まれ、かつデ
   ータ線の延在方向の細溝内の活性島領域の側壁に細溝に
   対して自己整合で構成されていることを特徴とする半導
   体記憶装置。 ２、前記活性島領域の周囲に設けられた細溝は素子分離
   領域を構成していることを特徴とする請求項１に記載の
   半導体記憶装置。 ３、前記ゲート電極はワード線としても使用されている
   ことを特徴とする請求項１又は請求項２に記載の半導体
   記憶装置。 ４、前記活性島領域の主面部には前記メモリセルのＭＩ
   ＳＦＥＴの一方の半導体領域が設けられ、この一方の半
   導体領域には前記データ線が電気的に接続されているこ
   とを特徴とする請求項１乃至請求項３に記載の夫々の半
   導体記憶装置。 ５、前記メモリセルはメモリセル選択用ＭＩＳＦＥＴと
   情報蓄積用容量素子との直列回路で形成されたＤＲＡＭ
   のメモリセルであり、前記ＭＩＳＦＥＴはメモリセル選
   択用ＭＩＳＦＥＴであることを特徴とする請求項１乃至
   請求項４に記載の夫々の半導体記憶装置。 ６、前記ＤＲＡＭのメモリセルの情報蓄積用容量素子は
   前記細溝内のメモリセル選択用ＭＩＳＦＥＴの下部に設
   けられていることを特徴とする請求項５に記載の半導体
   記憶装置。 ７、前記ＤＲＡＭのメモリセルの情報蓄積用容量素子は
   、前記細溝内の活性島領域の側壁の主面部に設けられた
   半導体領域と、この半導体領域の主面上に設けられた誘
   電体膜と、この誘電体膜上に設けられた電極膜とで構成
   されていることを特徴とする請求項６に記載の半導体記
   憶装置。 ８、前記請求項１に記載の活性島領域はデータ線、ワー
   ド線の夫々の延在方向に複数配置されメモリセルアレイ
   を構成し、個々の活性島領域の周囲を囲む細溝のうちメ
   モリセルアレイの端部に位置する細溝の溝幅寸法は、メ
   モリセルアレイ内の活性島領域の周囲のデータ線の延在
   方向の細溝の溝幅寸法と同等又はそれに比べて大きく構
   成されていることを特徴とする半導体記憶装置。 ９、データ線とワード線との交差部に夫々に接続された
   ＭＩＳＦＥＴを有するメモリセルが配置された半導体記
   憶装置の製造方法において、前記ワード線の延在方向の
   溝幅寸法が狭くデータ線の延在方向の溝幅寸法が広い細
   溝で周囲を囲まれた活性島領域を形成する工程と、前記
   活性島領域の表面及び細溝の内壁の表面を含む全面に均
   一な膜厚の導電膜を堆積する工程と、該導電膜に異方性
   エッチングを施して堆積した膜厚に相当する分導電膜を
   エッチングし、前記ワード線の延在方向の細溝内に埋込
   まれたゲート電極を形成すると共にデータ線の延在方向
   の細溝内の活性島領域の側壁にのみゲート電極を形成す
   る工程とを備えたことを特徴とする半導体記憶装置の製
   造方法。 １０、前記全面に均一な膜厚で堆積される導電膜は、前
   記狭い溝幅寸法の約２分の１の寸法に相当する膜厚より
   も厚く、広い溝幅寸法の２分の１の寸法に相当する膜厚
   よりも薄い膜厚で堆積されていることを特徴とする請求
   項９に記載の半導体記憶装置の製造方法。