JPH0535613Y2 - - Google Patents
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- Publication number
- JPH0535613Y2 JPH0535613Y2 JP10857286U JP10857286U JPH0535613Y2 JP H0535613 Y2 JPH0535613 Y2 JP H0535613Y2 JP 10857286 U JP10857286 U JP 10857286U JP 10857286 U JP10857286 U JP 10857286U JP H0535613 Y2 JPH0535613 Y2 JP H0535613Y2
- Authority
- JP
- Japan
- Prior art keywords
- current mirror
- current
- mirror circuit
- transistor
- diode
- Prior art date
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- Expired - Lifetime
Links
- 230000003321 amplification Effects 0.000 description 10
- 238000003199 nucleic acid amplification method Methods 0.000 description 10
- 239000004065 semiconductor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Amplifiers (AREA)
Description
【考案の詳細な説明】
〔考案の産業上の利用分野〕
本考案は、半導体集積回路に適した電流ミラー
回路が用いられた電流ミラー回路型の利得制御回
路に関するものである。
回路が用いられた電流ミラー回路型の利得制御回
路に関するものである。
第３図は、従来の電流ミラー回路型の利得制御
回路を示し、ダイオード接続されたトランジスタ
（以下、ダイオードと略す。）Ｄ１とトランジスタ
Ｑ１からなる電流ミラー回路と入力信号源９と可
変抵抗Ｒから形成され、２は出力端子である。ダ
イオードＤ１のカソードに接続された可変抵抗Ｒ
の値を可変することによつて、その端子間電圧Ｖ
が変化して、トランジスタＱ１のベース電圧が変
動して出力電流が可変される。
回路を示し、ダイオード接続されたトランジスタ
（以下、ダイオードと略す。）Ｄ１とトランジスタ
Ｑ１からなる電流ミラー回路と入力信号源９と可
変抵抗Ｒから形成され、２は出力端子である。ダ
イオードＤ１のカソードに接続された可変抵抗Ｒ
の値を可変することによつて、その端子間電圧Ｖ
が変化して、トランジスタＱ１のベース電圧が変
動して出力電流が可変される。
斯る電流ミラー回路に於いて、信号電流をI1、
出力電流をI2とし、ダイオードＤ１の順方向電圧
VBE1とし、トランジスタＱ１のベース・エミツタ
間電圧をVBE2とする。抵抗Ｒの端子間の電圧をＶ
とすると、 I1＝Is・A1 ……(1) I2＝Is・A2 ……(2) VBE2＝VBE1＋Ｖ ……(3) と表される。
出力電流をI2とし、ダイオードＤ１の順方向電圧
VBE1とし、トランジスタＱ１のベース・エミツタ
間電圧をVBE2とする。抵抗Ｒの端子間の電圧をＶ
とすると、 I1＝Is・A1 ……(1) I2＝Is・A2 ……(2) VBE2＝VBE1＋Ｖ ……(3) と表される。
Ａは、A1＝expVBE1／VT，A2＝expVBE2／VT
と表される。尚、Vrは熱電圧、Isは逆方向飽和電
流を示す。又、信号電流I1と出力電流I2との関係
は、(1)(2)(3)式より、 I2＝I1・Ａ ……(4) と表される。但し、Ａは、Ａ＝expVBE／VTのよ
うに示され、同一半導体基板に形成されたトラン
ジスタのベース・エミツタ間電圧VBEを略等しい
ものとみなされる。
と表される。尚、Vrは熱電圧、Isは逆方向飽和電
流を示す。又、信号電流I1と出力電流I2との関係
は、(1)(2)(3)式より、 I2＝I1・Ａ ……(4) と表される。但し、Ａは、Ａ＝expVBE／VTのよ
うに示され、同一半導体基板に形成されたトラン
ジスタのベース・エミツタ間電圧VBEを略等しい
ものとみなされる。
従つて、(4)式で示めされるように出力電流I2
は、入力電流I1のＡ倍に設定される。即ち、可変
抵抗Ｒを可変することによつて、その端子間電圧
Ｖを変えることにより電流ミラー型増幅回路の倍
率が任意に設定される。
は、入力電流I1のＡ倍に設定される。即ち、可変
抵抗Ｒを可変することによつて、その端子間電圧
Ｖを変えることにより電流ミラー型増幅回路の倍
率が任意に設定される。
しかし、第３図の場合は、可変抵抗Ｒが接続さ
れているので、外付けとなる為に外部導出用の端
子が必要となり、そのままでは半導体集積回路化
には適さない。又、電流ミラー回路の増幅率の精
度を向上させるには、電流ミラー回路に供給され
る電流源の制御を高めなければならない。
れているので、外付けとなる為に外部導出用の端
子が必要となり、そのままでは半導体集積回路化
には適さない。又、電流ミラー回路の増幅率の精
度を向上させるには、電流ミラー回路に供給され
る電流源の制御を高めなければならない。
又、電流増幅型の利得制御回路を1V以下の定
電圧源で作動させる増幅回路を得るのは困難な面
があり、電流ミラー回路では、極性の異なるトラ
ンジスタとの組み合わせによるダイオード特性の
非整合性によりオフセツトを生じる問題がある。
電圧源で作動させる増幅回路を得るのは困難な面
があり、電流ミラー回路では、極性の異なるトラ
ンジスタとの組み合わせによるダイオード特性の
非整合性によりオフセツトを生じる問題がある。
本考案は、上述の如き電流増幅回路をもつ利得
制御回路の諸問題点を解決する為になされたもの
で、その主な目的は、低電圧で動作する信号増幅
の容易な電流増幅回路からなる電流ミラー回路型
の利得制御回路を提供するものである。
制御回路の諸問題点を解決する為になされたもの
で、その主な目的は、低電圧で動作する信号増幅
の容易な電流増幅回路からなる電流ミラー回路型
の利得制御回路を提供するものである。
本考案の他の目的は、極性の異なるトランジス
タとの組み合わせによる非整合性によつて発生す
るオフセツトの少ない電流ミラー回路型の利得制
御回路を提供するものである。
タとの組み合わせによる非整合性によつて発生す
るオフセツトの少ない電流ミラー回路型の利得制
御回路を提供するものである。
第１の電流ミラー回路の電流源が他の電流ミラ
ー回路によつて制御されており、第１の電流ミラ
ー回路の他の電流ミラー回路との夫々の接続点の
第１の電流ミラー回路のバイアス側の接続点を入
力端子とし、他の接続点を出力端子とし、第１の
電流ミラー回路のバイアス側のトランジスタのエ
ミツタに接続された抵抗に所定の電流を供給し、
所定の増幅率の電流ミラー型増幅回路を得る低電
圧で作動する電流ミラー回路型の利得制御回路で
ある。
ー回路によつて制御されており、第１の電流ミラ
ー回路の他の電流ミラー回路との夫々の接続点の
第１の電流ミラー回路のバイアス側の接続点を入
力端子とし、他の接続点を出力端子とし、第１の
電流ミラー回路のバイアス側のトランジスタのエ
ミツタに接続された抵抗に所定の電流を供給し、
所定の増幅率の電流ミラー型増幅回路を得る低電
圧で作動する電流ミラー回路型の利得制御回路で
ある。
本考案の電流ミラー回路型の利得制御回路につ
いて、第１図及び第２図の実施例に基づき説明す
る。
いて、第１図及び第２図の実施例に基づき説明す
る。
第１図於いては、３はダイオードＤ１とトラン
ジスタＱ１からなる電流ミラー回路であり、電流
ミラー回路３の電流源用トランジスタＱ２，Ｑ３
は、ダイオードＤ２と共に電流ミラー回路４を形
成している。ダイオードＤ２のカソードは電流源
７を介して接地される。トランジスタＱ２のコレ
クタとダイオードＤ１のアノードとの接続点を入
力端子１に接続され、トランジスタＱ１とＱ３の
コレクタの共通接続点が出力端子２に接続され
る。一方、ダイオードＤ１と抵抗Ｒ１との接続点
に電流源８が接続される。
ジスタＱ１からなる電流ミラー回路であり、電流
ミラー回路３の電流源用トランジスタＱ２，Ｑ３
は、ダイオードＤ２と共に電流ミラー回路４を形
成している。ダイオードＤ２のカソードは電流源
７を介して接地される。トランジスタＱ２のコレ
クタとダイオードＤ１のアノードとの接続点を入
力端子１に接続され、トランジスタＱ１とＱ３の
コレクタの共通接続点が出力端子２に接続され
る。一方、ダイオードＤ１と抵抗Ｒ１との接続点
に電流源８が接続される。
斯る電流ミラー回路の利得制御回路の動作につ
いて説明する。電流ミラー回路３には、電流源用
トランジスタＱ２，Ｑ３を介して抵抗Ｒ１によつ
て制限されたミラー電流I1とミラー電流I0が供給
される。入力端子１から入力電流源（±IIN）が
入力され、ミラー電流I1に重畳されて、I1±IINの
電流がダイオードＤ１に供給される。又、電流源
８から一定の利得を得る為の定電流Ｉが供給され
る。出力端子２からは、第３図の実施例と同様
に、±IIN・Ａの出力電流が出力される。Ａは、
expVBE／VTであり、抵抗Ｒ１の端子間電圧Ｖは、
〔（IIN±IIN）＋Ｉ〕Ｒ１となる。依つて、定電流Ｉ
を所定の値に設定すれば、容易に任意の利得を有
する電流増幅型の増幅回路が提供できる。又、図
示されていないが、抵抗R2とトランジスタＱ２
のエミツタとの接続点から定電流Ｉを引くことに
よつてオフセツトは容易に解消できる。
いて説明する。電流ミラー回路３には、電流源用
トランジスタＱ２，Ｑ３を介して抵抗Ｒ１によつ
て制限されたミラー電流I1とミラー電流I0が供給
される。入力端子１から入力電流源（±IIN）が
入力され、ミラー電流I1に重畳されて、I1±IINの
電流がダイオードＤ１に供給される。又、電流源
８から一定の利得を得る為の定電流Ｉが供給され
る。出力端子２からは、第３図の実施例と同様
に、±IIN・Ａの出力電流が出力される。Ａは、
expVBE／VTであり、抵抗Ｒ１の端子間電圧Ｖは、
〔（IIN±IIN）＋Ｉ〕Ｒ１となる。依つて、定電流Ｉ
を所定の値に設定すれば、容易に任意の利得を有
する電流増幅型の増幅回路が提供できる。又、図
示されていないが、抵抗R2とトランジスタＱ２
のエミツタとの接続点から定電流Ｉを引くことに
よつてオフセツトは容易に解消できる。
次に、第２図の本考案の他の実施例に基づき、
本考案の電流ミラー回路型の利得制御回路につい
て説明する。第１図の実施例では、PNPトラン
ジスタＱ２とダイオード接続されたNPNトラン
ジスタＤ１、並びにPNPトランジスタＱ３と
NPNトランジスタＱ１のダイオード特性の非整
合性によつて、オフセツトが発生する。特に1V
以下の低電圧源では、顕著となり問題となる。従
つて、出力レベルの精度が要求される場合は、第
２図の如き実施例によつてオフセツトを解消す
る。
本考案の電流ミラー回路型の利得制御回路につい
て説明する。第１図の実施例では、PNPトラン
ジスタＱ２とダイオード接続されたNPNトラン
ジスタＤ１、並びにPNPトランジスタＱ３と
NPNトランジスタＱ１のダイオード特性の非整
合性によつて、オフセツトが発生する。特に1V
以下の低電圧源では、顕著となり問題となる。従
つて、出力レベルの精度が要求される場合は、第
２図の如き実施例によつてオフセツトを解消す
る。
以下、第２図の実施例に基づき説明する。電流
ミラー回路３の電流源用トランジスタＱ２，Ｑ３
は、個々に電流ミラー回路４，５によつて電流ミ
ラー回路３の電流源が制御されている。電流ミラ
ー回路４，５のバイアス側のダイオードＤ２，Ｄ
３が電流ミラー回路６のトランジスタＱ４，Ｑ５
に接続される。電流ミラー回路６は、ダイオード
Ｄ４とトランジスタＱ４，Ｑ５によつて構成さ
れ、トランジスタＱ４のエミツタは抵抗Ｒ１とダ
イオードＤ１の接続点に接続される。従つて、電
流ミラー回路６は、電流ミラー回路３と同じ極性
のトランジスタで形成されており、ダイオード
２，Ｄ３にNPNトランジスタのダイオード特性
と同じ特性のミラー電流I1，I0を電流ミラー回路
３に供給することが可能であり、極性の異なるト
ランジスタのダイオード特性の違いによつて発生
するオフセツトを完全に解消できる。
ミラー回路３の電流源用トランジスタＱ２，Ｑ３
は、個々に電流ミラー回路４，５によつて電流ミ
ラー回路３の電流源が制御されている。電流ミラ
ー回路４，５のバイアス側のダイオードＤ２，Ｄ
３が電流ミラー回路６のトランジスタＱ４，Ｑ５
に接続される。電流ミラー回路６は、ダイオード
Ｄ４とトランジスタＱ４，Ｑ５によつて構成さ
れ、トランジスタＱ４のエミツタは抵抗Ｒ１とダ
イオードＤ１の接続点に接続される。従つて、電
流ミラー回路６は、電流ミラー回路３と同じ極性
のトランジスタで形成されており、ダイオード
２，Ｄ３にNPNトランジスタのダイオード特性
と同じ特性のミラー電流I1，I0を電流ミラー回路
３に供給することが可能であり、極性の異なるト
ランジスタのダイオード特性の違いによつて発生
するオフセツトを完全に解消できる。
又、出力端子２からは、±IIN・Ａの出力電流を
得ることができる。電流源８からは所定の利得に
調整させる為に定電流を抵抗Ｒ１に供給すること
によつて、所定の利得で設定される。無論、可変
電流を抵抗Ｒ１に供給することによつて容易に電
流増幅回路の利得を制御することができる。
得ることができる。電流源８からは所定の利得に
調整させる為に定電流を抵抗Ｒ１に供給すること
によつて、所定の利得で設定される。無論、可変
電流を抵抗Ｒ１に供給することによつて容易に電
流増幅回路の利得を制御することができる。
上述のように、オフセツトの発生をきらう回路
では、第２図の実施例の如き電流増幅型の利得制
御回路が効果的である。無論、電流増幅率は、抵
抗Ｒ１に供給される電流Ｉによつて発生する抵抗
Ｒ１の端子間の電圧降下によつて設定される。
では、第２図の実施例の如き電流増幅型の利得制
御回路が効果的である。無論、電流増幅率は、抵
抗Ｒ１に供給される電流Ｉによつて発生する抵抗
Ｒ１の端子間の電圧降下によつて設定される。
又、本考案の電流ミラー回路型の利得制御回路
では、トランジスタの飽和電圧VCE(sat)とトランジ
スタのVBEと抵抗Ｒ１の電圧Ｖによつて作動する
ようになされている為に約0.9Vで充分に動作す
るものであり、低電圧源に効果的な増幅回路であ
る。
では、トランジスタの飽和電圧VCE(sat)とトランジ
スタのVBEと抵抗Ｒ１の電圧Ｖによつて作動する
ようになされている為に約0.9Vで充分に動作す
るものであり、低電圧源に効果的な増幅回路であ
る。
本考案の電流ミラー回路型の利得制御回路は、
1V以下の低電圧源で使用可能なものであり、外
付けの可変抵抗を用いなくとも容易に精度良く増
幅率を設定し得る。無論、電流源８の電流値を可
変すれば、ラジオ受信機等の利得制御回路として
利用できるものであり効果的なものである。
1V以下の低電圧源で使用可能なものであり、外
付けの可変抵抗を用いなくとも容易に精度良く増
幅率を設定し得る。無論、電流源８の電流値を可
変すれば、ラジオ受信機等の利得制御回路として
利用できるものであり効果的なものである。
又、斯る電流ミラー回路型の利得制御回路で
は、オフセツト電圧が低電圧源で特に顕著となる
が、オフセツト電圧をきらう用途では、第２図の
実施例に示したように、極性の等しいダイオード
特性のトランジスタによつて、作り出された電流
源で構成すれば、オフセツト電圧の少ない出力電
圧を得ることが可能である。
は、オフセツト電圧が低電圧源で特に顕著となる
が、オフセツト電圧をきらう用途では、第２図の
実施例に示したように、極性の等しいダイオード
特性のトランジスタによつて、作り出された電流
源で構成すれば、オフセツト電圧の少ない出力電
圧を得ることが可能である。
第１図と第２図は、本考案に係る電流ミラー型
増幅回路の実施例を示す図、第３図は、従来の電
流ミラー回路型の増幅回路である。 １……入力端子、２……出力端子、３乃至６…
…電流ミラー回路、７……電流源、８……可変電
流源。
増幅回路の実施例を示す図、第３図は、従来の電
流ミラー回路型の増幅回路である。 １……入力端子、２……出力端子、３乃至６…
…電流ミラー回路、７……電流源、８……可変電
流源。
Claims (1)
- 【実用新案登録請求の範囲】 (1) 第１のダイオードと第１のトランジスタから
なる第１の電流ミラー回路に、該第１の電流ミ
ラー回路の電流源用として第２と第３のトラン
ジスタが接続され、該電流源用の第２と第３の
トランジスタを電流ミラー回路の出力段とする
第２の電流ミラー回路を具え、該第１のダイオ
ードと該第２のトランジスタとの接続点を入力
端子とし、該第１のトランジスタと該第３のト
ランジスタとの接続点を出力端子とし、該第１
のダイオードのカソード側に抵抗が接続され、
その接続点に電流源が接続されることによつ
て、所定の利得を得ることを特徴とする電流ミ
ラー回路型の利得制御回路。 (2) 前記第２の電流ミラー回路の出力段の該第２
と該第３のトランジスタの夫々が、電流ミラー
回路を形成し、該電流ミラー回路のバイアス側
のダイオードが第３の電流ミラー回路の出力段
の第１と第２のトランジスタに接続され、該第
２のトランジスタのエミツタが、該第１のダイ
オードのカソードに接続された実用新案登録請
求の範囲第１項記載の電流ミラー回路型の利得
制御回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10857286U JPH0535613Y2 (ja) | 1986-07-15 | 1986-07-15 | |
| US07/072,294 US4814724A (en) | 1986-07-15 | 1987-07-13 | Gain control circuit of current mirror circuit type |
| KR878711504U KR900010409Y1 (en) | 1986-07-15 | 1987-07-14 | Gain control circuit of current mirror type |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10857286U JPH0535613Y2 (ja) | 1986-07-15 | 1986-07-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6315618U JPS6315618U (ja) | 1988-02-02 |
| JPH0535613Y2 true JPH0535613Y2 (ja) | 1993-09-09 |
Family
ID=30985889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10857286U Expired - Lifetime JPH0535613Y2 (ja) | 1986-07-15 | 1986-07-15 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0535613Y2 (ja) |
| KR (1) | KR900010409Y1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9077365B2 (en) * | 2010-10-15 | 2015-07-07 | S.C. Johnson & Son, Inc. | Application specific integrated circuit including a motion detection system |
-
1986
- 1986-07-15 JP JP10857286U patent/JPH0535613Y2/ja not_active Expired - Lifetime
-
1987
- 1987-07-14 KR KR878711504U patent/KR900010409Y1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6315618U (ja) | 1988-02-02 |
| KR900010409Y1 (en) | 1990-11-15 |
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