JPH01181464A - バイポーラトランジスタの製造方法 - Google Patents
バイポーラトランジスタの製造方法Info
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- JPH01181464A JPH01181464A JP249288A JP249288A JPH01181464A JP H01181464 A JPH01181464 A JP H01181464A JP 249288 A JP249288 A JP 249288A JP 249288 A JP249288 A JP 249288A JP H01181464 A JPH01181464 A JP H01181464A
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- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000012535 impurity Substances 0.000 claims abstract description 109
- 238000009792 diffusion process Methods 0.000 claims abstract description 27
- 230000000903 blocking effect Effects 0.000 claims abstract 3
- 238000000034 method Methods 0.000 claims description 16
- 239000004065 semiconductor Substances 0.000 claims description 13
- 230000000694 effects Effects 0.000 abstract description 6
- 238000002347 injection Methods 0.000 abstract description 5
- 239000007924 injection Substances 0.000 abstract description 5
- 230000006866 deterioration Effects 0.000 abstract description 2
- 230000002265 prevention Effects 0.000 description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 14
- 238000000137 annealing Methods 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 238000000605 extraction Methods 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 238000005530 etching Methods 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 210000000988 bone and bone Anatomy 0.000 description 1
- 230000005465 channeling Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000010301 surface-oxidation reaction Methods 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、第1導電型の第1の半導体領域に、第2導電
型の低濃度及び高濃度の不純物領域を形成し、その第2
導電型の不純物領域に第1導電型の第2の不純物領域を
形成するバイポーラトランジスタの製造方法に関する。
型の低濃度及び高濃度の不純物領域を形成し、その第2
導電型の不純物領域に第1導電型の第2の不純物領域を
形成するバイポーラトランジスタの製造方法に関する。
本発明は、第1導電型の第1の半導体領域に、第2導電
型の低濃度及び高濃度の不純物領域を形成し、その第2
導電型の不純物領域に第1導電型の第2の不純物領域を
形成するバイポーラトランジスタの製造方法において、
第2導電型の第1の低濃度不純物領域に凹部を形成し、
その凹部の側壁部に不純物拡散阻止層を形成し、その凹
部に臨んで第2導電型の第2の低濃度不純物領域を形成
することにより、ベース接合を浅くし、しかも第2導電
型の高濃度不純物領域と低濃度不純物領域の接続を確実
にすると共に、第1導電型の第2の不純物領域のサイド
部分の寄与による特性劣化を防止するものである。
型の低濃度及び高濃度の不純物領域を形成し、その第2
導電型の不純物領域に第1導電型の第2の不純物領域を
形成するバイポーラトランジスタの製造方法において、
第2導電型の第1の低濃度不純物領域に凹部を形成し、
その凹部の側壁部に不純物拡散阻止層を形成し、その凹
部に臨んで第2導電型の第2の低濃度不純物領域を形成
することにより、ベース接合を浅くし、しかも第2導電
型の高濃度不純物領域と低濃度不純物領域の接続を確実
にすると共に、第1導電型の第2の不純物領域のサイド
部分の寄与による特性劣化を防止するものである。
第1導電型の第1の半導体領域に、第2導電型の低濃度
及び高濃度の不純物領域を形成し、その第2導電型の不
純物領域に第1導電型の第2の不純物領域を形成するバ
イポーラトランジスタの製造方法にかかる技術として、
本件出願人は、先に、特願昭62−184898号明細
書及び図面に記載したように、第2導電型の低濃度不純
物領域の一部に凹部を形成し、その凹部に臨んでベース
活性領域となる低濃度不純物領域を形成する技術を提案
している。
及び高濃度の不純物領域を形成し、その第2導電型の不
純物領域に第1導電型の第2の不純物領域を形成するバ
イポーラトランジスタの製造方法にかかる技術として、
本件出願人は、先に、特願昭62−184898号明細
書及び図面に記載したように、第2導電型の低濃度不純
物領域の一部に凹部を形成し、その凹部に臨んでベース
活性領域となる低濃度不純物領域を形成する技術を提案
している。
第3図は上記技術を用いて製造するバイポーラトランジ
スタの一部を示しており、そのベースはベース活性領域
137.接続用低濃度不純物領域132、グラフトベー
ス領域131からベース取り出し電極126に至るよう
に形成されている。
スタの一部を示しており、そのベースはベース活性領域
137.接続用低濃度不純物領域132、グラフトベー
ス領域131からベース取り出し電極126に至るよう
に形成されている。
そして、そのエミッタは凹部134の底部及び側部に亘
って形成された不純物領域139を用いている。そして
、このようなバイポーラトランジスタでは、ベース接合
の深さを浅くし、高性能化が実現されると共に、ベース
領域の確実な接続が行われる。
って形成された不純物領域139を用いている。そして
、このようなバイポーラトランジスタでは、ベース接合
の深さを浅くし、高性能化が実現されると共に、ベース
領域の確実な接続が行われる。
ところが、上記技術にあっては、エミッタ領域139が
凹部134の底部及び側部に亘って形成されている。こ
のため、接合部の容量Cj、が増大して、高周波特性が
劣化する。また、エミッタ領域139の接合部全体に亘
って電流i (第3図中。
凹部134の底部及び側部に亘って形成されている。こ
のため、接合部の容量Cj、が増大して、高周波特性が
劣化する。また、エミッタ領域139の接合部全体に亘
って電流i (第3図中。
破線で模式的に示す、)が流れるため、そのhrtが低
くなる。
くなる。
そこで、本発明は、そのようなエミッタのサイドインジ
ェクション効果を低減するようなバイポーラトランジス
タの製造方法を提供することを目的とする。
ェクション効果を低減するようなバイポーラトランジス
タの製造方法を提供することを目的とする。
上述の技術的な課題を解決するために、本発明のバイポ
ーラトランジスタの製造方法は、まず、第1導電型すな
わちP型若しくはN型の第1の半導体領域に、その反対
の導電型である第2導電型の高濃度不純物領域及び第2
導電型の第1の低濃度不純物領域を形成する0次に、そ
の第2導電型の第1の低濃度不純物領域に凹部を形成す
る。この凹部の形成後、その凹部の側壁部に不純物拡散
阻止層を形成する。上記不純物拡散阻止層は、例えばC
VD法や表面酸化法等によってシリコン酸化層の材料で
形成することができる。また、シリコン酸化層に限定さ
れず、他の材料でも良い、その凹部に臨んで第2導電型
の第2の低濃度不純物領域を形成する。そして、その第
2導電型の第2の低濃度不純物領域に第1導電型の第2
の不純物領域を形成する。
ーラトランジスタの製造方法は、まず、第1導電型すな
わちP型若しくはN型の第1の半導体領域に、その反対
の導電型である第2導電型の高濃度不純物領域及び第2
導電型の第1の低濃度不純物領域を形成する0次に、そ
の第2導電型の第1の低濃度不純物領域に凹部を形成す
る。この凹部の形成後、その凹部の側壁部に不純物拡散
阻止層を形成する。上記不純物拡散阻止層は、例えばC
VD法や表面酸化法等によってシリコン酸化層の材料で
形成することができる。また、シリコン酸化層に限定さ
れず、他の材料でも良い、その凹部に臨んで第2導電型
の第2の低濃度不純物領域を形成する。そして、その第
2導電型の第2の低濃度不純物領域に第1導電型の第2
の不純物領域を形成する。
〔作用]
第1の低濃度不純物領域に凹部を形成して、その後に該
凹部に臨んで第2の低濃度不純物領域を形成することで
、ベース領域を確実に接続して行くことができ、ベース
接合も浅いものにすることができる。そして、特に本発
明のバイポーラトランジスタの製造方法では、第2導電
型の第2の低濃度不純物領域が臨んで形成される不純物
拡散阻止層が第1導電型の第2の不純物領域にも接する
こととなり、サイドインジェクション効果等は有効に防
止される。
凹部に臨んで第2の低濃度不純物領域を形成することで
、ベース領域を確実に接続して行くことができ、ベース
接合も浅いものにすることができる。そして、特に本発
明のバイポーラトランジスタの製造方法では、第2導電
型の第2の低濃度不純物領域が臨んで形成される不純物
拡散阻止層が第1導電型の第2の不純物領域にも接する
こととなり、サイドインジェクション効果等は有効に防
止される。
本発明の好適な実施例を図面を参照しながら説明する。
本実施例のバイポーラトランジスタの製造方法は、NP
N型のバイポーラトランジスタの製造方法であり、不純
物を含有した多結晶シリコン層からの拡散によりグラフ
トベース領域を形成し、ベース活性領域(所謂イントリ
ンシックベース領域)とグラフトベース領域を接続する
接続用の低濃度不純物領域を有する構造のバイポーラト
ランジスタを製造する方法である。以下、本実施例を第
1図a〜第1図kを参照しながらその工程順に従って説
明する。なお、第1図b〜第1図にでは、簡単のため第
1図aの破線領域内のみを拡大して図示する。
N型のバイポーラトランジスタの製造方法であり、不純
物を含有した多結晶シリコン層からの拡散によりグラフ
トベース領域を形成し、ベース活性領域(所謂イントリ
ンシックベース領域)とグラフトベース領域を接続する
接続用の低濃度不純物領域を有する構造のバイポーラト
ランジスタを製造する方法である。以下、本実施例を第
1図a〜第1図kを参照しながらその工程順に従って説
明する。なお、第1図b〜第1図にでは、簡単のため第
1図aの破線領域内のみを拡大して図示する。
(a) まず、第1図aに示すように、例えばP型の
半導体基体21にN0型の埋め込みN22を形成し、そ
の上部に積層したN型のエピタキシャル層に選択酸化や
トレンチ等により素子分離領域24を形成して第1導電
型(N型)の第1の半導体領域としての島状領域23を
形成する。続いて、多結晶シリコン層を被着しパターン
ニングしてベース取り出し電極26を上記島状領域23
上に形成し、シリコン酸化膜等の絶縁膜27を被着する
。
半導体基体21にN0型の埋め込みN22を形成し、そ
の上部に積層したN型のエピタキシャル層に選択酸化や
トレンチ等により素子分離領域24を形成して第1導電
型(N型)の第1の半導体領域としての島状領域23を
形成する。続いて、多結晶シリコン層を被着しパターン
ニングしてベース取り出し電極26を上記島状領域23
上に形成し、シリコン酸化膜等の絶縁膜27を被着する
。
次いで、これらベース取り出し電極26や絶縁膜27が
上記島状領域23上で開口され、島状領域23を露出し
た開口部28が形成される。なお、上記素子骨HSR域
24の一部の下部にはチャンネル形成阻止領域25が形
成され、上記埋め込み層22の一部はコレクタ取り出し
領域23Gと接続する。
上記島状領域23上で開口され、島状領域23を露出し
た開口部28が形成される。なお、上記素子骨HSR域
24の一部の下部にはチャンネル形成阻止領域25が形
成され、上記埋め込み層22の一部はコレクタ取り出し
領域23Gと接続する。
(ロ)次に、第1図すに示すように、開口部28に臨む
半導体領域(すなわち上記ベース取り出し電極26の開
口端部および露出した島状領域23の表面)を酸化して
、バッファ酸化膜29を形成する。このバッファ酸化膜
28の膜厚は100人〜200人或いは数百人程度の厚
みで良く、表面の熱酸化により形成される。この時、第
1導電型の第1の半導体領域である島状領域23の上記
ベース取り出し電極26の下部領域には、P型の不純物
が拡散する。
半導体領域(すなわち上記ベース取り出し電極26の開
口端部および露出した島状領域23の表面)を酸化して
、バッファ酸化膜29を形成する。このバッファ酸化膜
28の膜厚は100人〜200人或いは数百人程度の厚
みで良く、表面の熱酸化により形成される。この時、第
1導電型の第1の半導体領域である島状領域23の上記
ベース取り出し電極26の下部領域には、P型の不純物
が拡散する。
(C) このようなバッファ酸化膜29を形成した後
、第1図Cに示すように、イオン注入によりB゛やBF
、”等のP型の不純物を上記開口部2日の領域で上記バ
ッファ酸化n’J29を介して導入する。
、第1図Cに示すように、イオン注入によりB゛やBF
、”等のP型の不純物を上記開口部2日の領域で上記バ
ッファ酸化n’J29を介して導入する。
このイオン注入は、低濃度となるように例えば1012
個/c+llのオーダーで行われ、−例として打ち込み
エネルギーは30keVである。そして、上記バッファ
酸化膜29の下部の島状領域23の表面には、打ち込ま
れた不純物が分布する。
個/c+llのオーダーで行われ、−例として打ち込み
エネルギーは30keVである。そして、上記バッファ
酸化膜29の下部の島状領域23の表面には、打ち込ま
れた不純物が分布する。
(d) 次に、第1図dに示すように、開口部28を
含む全面にCVD5+ O□膜30を例えば膜厚3OO
Oλ〜4000人程度の厚みで形成する。このCVD5
+Oi膜30は、アニール時のキャップとして用いられ
る。そして、このようなCVD5ム0□膜30を全面に
形成した後、不純物を導入した領域の活性化等のために
、アニールが行われる。このアニール条件は、例えば9
00℃、数十分間程度で行うことができる。アニール処
理によって、上記ベース取り出し電極26の下部には、
第2導電型(P型)の高濃度不純物領域であるグラフト
ベースN域31が形成され、上記バッファ酸化膜29の
下部には、第2導電型(P型)の第1の低濃度不純物領
域である接続用低濃度不純物領域32が形成される。な
お、アニール処理を次のサイ゛ドウオール部形成後に行
うことも可能である。
含む全面にCVD5+ O□膜30を例えば膜厚3OO
Oλ〜4000人程度の厚みで形成する。このCVD5
+Oi膜30は、アニール時のキャップとして用いられ
る。そして、このようなCVD5ム0□膜30を全面に
形成した後、不純物を導入した領域の活性化等のために
、アニールが行われる。このアニール条件は、例えば9
00℃、数十分間程度で行うことができる。アニール処
理によって、上記ベース取り出し電極26の下部には、
第2導電型(P型)の高濃度不純物領域であるグラフト
ベースN域31が形成され、上記バッファ酸化膜29の
下部には、第2導電型(P型)の第1の低濃度不純物領
域である接続用低濃度不純物領域32が形成される。な
お、アニール処理を次のサイ゛ドウオール部形成後に行
うことも可能である。
(e) 続イテ、全面に形成したCVD5t Ox膜
30をRIE(反応性イオンエツチング)法等の異方性
エツチングによりエッチバックし、上記開口部28の側
壁部分にサイドウオール部33を形成する。すると、周
囲の側壁をサイドウオール部33に囲まれた開口部28
の底部には、酸化膜が除去されて島状領域23の接続用
低濃度不純物領域32が臨むことになり、そのサイドウ
オール部33の下部にも接続用低濃度不純物領域32の
一部が存在することになる。このサイドウオール部33
はエミッタとベースの分離のための層の一部として機能
する。
30をRIE(反応性イオンエツチング)法等の異方性
エツチングによりエッチバックし、上記開口部28の側
壁部分にサイドウオール部33を形成する。すると、周
囲の側壁をサイドウオール部33に囲まれた開口部28
の底部には、酸化膜が除去されて島状領域23の接続用
低濃度不純物領域32が臨むことになり、そのサイドウ
オール部33の下部にも接続用低濃度不純物領域32の
一部が存在することになる。このサイドウオール部33
はエミッタとベースの分離のための層の一部として機能
する。
(「) このようにサイドウオール部33を形成しな
がら、島状領域23の表面を露出させ、そこで、第1図
fに示すように、上記サイドウオール部33等の酸化膜
をマスクとして整合的にシリコンエツチングを行う。こ
のエツチングにより接続用低濃度不純物領域32の一部
には凹部34が形成され、イオンの打ち込みによる接続
用低濃度不純物領域32の形成の際のダメージを受けた
部分やチャネリングテールの部分等が当該凹部34の形
成により除去される。この凹部34の形成のためのエツ
チングは、上記接続用低濃度不純物領域32の深さ方向
に亘って行われる。また、このエツチングは、上記サイ
ドウオール部33をマスクとする。このためそのサイド
ウオール部33の下部の接続用低濃度不純物領域32は
エツチングされずに残存する。
がら、島状領域23の表面を露出させ、そこで、第1図
fに示すように、上記サイドウオール部33等の酸化膜
をマスクとして整合的にシリコンエツチングを行う。こ
のエツチングにより接続用低濃度不純物領域32の一部
には凹部34が形成され、イオンの打ち込みによる接続
用低濃度不純物領域32の形成の際のダメージを受けた
部分やチャネリングテールの部分等が当該凹部34の形
成により除去される。この凹部34の形成のためのエツ
チングは、上記接続用低濃度不純物領域32の深さ方向
に亘って行われる。また、このエツチングは、上記サイ
ドウオール部33をマスクとする。このためそのサイド
ウオール部33の下部の接続用低濃度不純物領域32は
エツチングされずに残存する。
このようなシリコンエツチングによって、上記接続用低
濃度不純物領域32の一部は除去されることになるが、
この除去によって、アニールによる不要な不純物拡散の
拡がりを抑えることができ、後の工程でベース活性領域
を形成しても容易にその接合を浅いものに制御できるこ
とになる。
濃度不純物領域32の一部は除去されることになるが、
この除去によって、アニールによる不要な不純物拡散の
拡がりを抑えることができ、後の工程でベース活性領域
を形成しても容易にその接合を浅いものに制御できるこ
とになる。
((2)このようなシリコンエツチングの後、第1図g
に示すように、全面にシリコン酸化層20を形成する。
に示すように、全面にシリコン酸化層20を形成する。
このシリコン酸化層20は、上記凹部34にも充填され
、その凹部34の側壁部34aに被着する。
、その凹部34の側壁部34aに被着する。
(h) シリコン酸化膜20を全面に形成した後、第
1図りに示すように、そのシリコン酸化膜20を例えば
RIE法によってエッチバックする。すると、シリコン
酸化Wi20は、上記凹部34の側壁部34aと上記サ
イドウオール部33の側部に残存し、これが不純物拡散
阻止層lOとして機能する。そして、凹部34の底部で
は半導体領域の一部が露出する。
1図りに示すように、そのシリコン酸化膜20を例えば
RIE法によってエッチバックする。すると、シリコン
酸化Wi20は、上記凹部34の側壁部34aと上記サ
イドウオール部33の側部に残存し、これが不純物拡散
阻止層lOとして機能する。そして、凹部34の底部で
は半導体領域の一部が露出する。
不純物拡散阻止層10を上記凹部34の側壁部34aに
形成した後、全面に、薄い多結晶シリコン層35を形成
する。すなわち、薄い多結晶シリコンN35は上記不純
物拡散阻止層10の表面に接しながら、凹部34の底部
に至り、その底部で露出している半導体領域上を被って
形成される。
形成した後、全面に、薄い多結晶シリコン層35を形成
する。すなわち、薄い多結晶シリコンN35は上記不純
物拡散阻止層10の表面に接しながら、凹部34の底部
に至り、その底部で露出している半導体領域上を被って
形成される。
この薄い多結晶シリコン層35は、ベース活性領域を上
記凹部34に臨んで拡散させるために形成され、さらに
後の工程ではエミッタの拡散のためにも用いられる。ま
た、その薄い多結晶シリコン層35の膜厚は例えば10
00人〜2000人程度とされる。そして、この薄い多
結晶シリコン層35には、B゛やBF、”等の不純物が
導入される。このイオン注入は、例えばIQ13個/C
−程度のオーダーで行われる。
記凹部34に臨んで拡散させるために形成され、さらに
後の工程ではエミッタの拡散のためにも用いられる。ま
た、その薄い多結晶シリコン層35の膜厚は例えば10
00人〜2000人程度とされる。そして、この薄い多
結晶シリコン層35には、B゛やBF、”等の不純物が
導入される。このイオン注入は、例えばIQ13個/C
−程度のオーダーで行われる。
(+3 次に、第1図iに示すように、薄い多結晶シ
リコン層35が形成されてなる凹部34を含む全面にC
VD、StOg膜36が形成される。続いて、ベースの
アニールが比較的低温(例えば1000°C以下)で行
われる。このアニールによって上記薄い多結晶シリコン
層35から拡散したP型の不純物により第2導電型(P
型)の第2の低濃度不純物領域であるベース活性領域3
7が、上記凹部34の底部に臨んで形成される。このと
き、アニールによって形成されたベース活性領域37は
、上記サイドウオール部33及び上記不純物拡散阻止層
10の下部に残存していた上記接続用低濃度不純物領域
32と接続する。また、凹部34の形成時に接続用低濃
度不純物領域32の形成用の不純物が十分に除去されて
いるために、ベース活性領域37の接合深さは必要以上
に拡がらないことになる。°なお、低温でアニールを行
うために、ランプアニール等のラピッドサーマルアニー
ル等を用いることもできる。
リコン層35が形成されてなる凹部34を含む全面にC
VD、StOg膜36が形成される。続いて、ベースの
アニールが比較的低温(例えば1000°C以下)で行
われる。このアニールによって上記薄い多結晶シリコン
層35から拡散したP型の不純物により第2導電型(P
型)の第2の低濃度不純物領域であるベース活性領域3
7が、上記凹部34の底部に臨んで形成される。このと
き、アニールによって形成されたベース活性領域37は
、上記サイドウオール部33及び上記不純物拡散阻止層
10の下部に残存していた上記接続用低濃度不純物領域
32と接続する。また、凹部34の形成時に接続用低濃
度不純物領域32の形成用の不純物が十分に除去されて
いるために、ベース活性領域37の接合深さは必要以上
に拡がらないことになる。°なお、低温でアニールを行
うために、ランプアニール等のラピッドサーマルアニー
ル等を用いることもできる。
(j) このようなベース活性領域37の形成の後、
第1図jに示すように、上記CVD5.O□膜36を除
去し、再び上記薄い多結晶シリコン層35を露出させる
。その露出後、例えば砒素等のN型の不純物とするイオ
ン注入がおよそ10”個/cd程度のオーダーで行われ
る。
第1図jに示すように、上記CVD5.O□膜36を除
去し、再び上記薄い多結晶シリコン層35を露出させる
。その露出後、例えば砒素等のN型の不純物とするイオ
ン注入がおよそ10”個/cd程度のオーダーで行われ
る。
(リ 次に、再びCVDSi ox膜38が全面にエミ
ッタ拡散のキャップ用に形成される。そして、第1図k
に示すように、およそ800 ’C〜1000°C程度
の温度でエミッタ拡散が行われ、第1導電型(N型)の
第2の不純物領域であるエミッタ領域39が上記凹部3
4の表面のベース活性領域37に形成される。このとき
、本実施例のバイポーラトランジスタの製造方法では、
特に不純物拡散阻止層IOが上記凹部34の側壁部34
aに形成されているために、その凹部34の側壁部34
aには、上記N型の不純物は拡がらない、従って、エミ
ッタのサイドインジェクション効果が有効に制限される
ことになる。
ッタ拡散のキャップ用に形成される。そして、第1図k
に示すように、およそ800 ’C〜1000°C程度
の温度でエミッタ拡散が行われ、第1導電型(N型)の
第2の不純物領域であるエミッタ領域39が上記凹部3
4の表面のベース活性領域37に形成される。このとき
、本実施例のバイポーラトランジスタの製造方法では、
特に不純物拡散阻止層IOが上記凹部34の側壁部34
aに形成されているために、その凹部34の側壁部34
aには、上記N型の不純物は拡がらない、従って、エミ
ッタのサイドインジェクション効果が有効に制限される
ことになる。
そして、上記CVD510□膜を除去し、全面にアルミ
配線層を形成する。以後、そのアルミ配線層をパターニ
ングして配線電極を形成してバイポーラトランジスタを
完成する。
配線層を形成する。以後、そのアルミ配線層をパターニ
ングして配線電極を形成してバイポーラトランジスタを
完成する。
上述の工程より行われる本実施例のバイボーラトランジ
スタの製造方法は、上記不純物拡散阻止層10が凹部3
4の側壁部34aに形成されることから、エミッタ領域
39を横方向に拡散させずに形成することができる。こ
のため、寄生容量の低減やhFtの低減の防止やベース
抵抗の低減等を図ることができる。また、接続用低濃度
不純物領域32によって、グラフトベース領域31とベ
ース活性領域37との間の接続は確実に行われ、且つ接
続用低濃度不純物領域32の濃度により、耐圧V。。を
高くすることができ、エミッターベース間の容量を小さ
くすることができる。また、凹部34の形成によって、
イオン注入によりダメージを受けた部分やチャネリング
テールの部分等を除くことができ、本来のベース領域で
あるベース活性領域37は、アニールによって余分な拡
がりを生ずることもなく、浅い接合とすることができ、
ベース走行時間τ8の低減やベース抵抗Rbbの低減等
を図ることができる。
スタの製造方法は、上記不純物拡散阻止層10が凹部3
4の側壁部34aに形成されることから、エミッタ領域
39を横方向に拡散させずに形成することができる。こ
のため、寄生容量の低減やhFtの低減の防止やベース
抵抗の低減等を図ることができる。また、接続用低濃度
不純物領域32によって、グラフトベース領域31とベ
ース活性領域37との間の接続は確実に行われ、且つ接
続用低濃度不純物領域32の濃度により、耐圧V。。を
高くすることができ、エミッターベース間の容量を小さ
くすることができる。また、凹部34の形成によって、
イオン注入によりダメージを受けた部分やチャネリング
テールの部分等を除くことができ、本来のベース領域で
あるベース活性領域37は、アニールによって余分な拡
がりを生ずることもなく、浅い接合とすることができ、
ベース走行時間τ8の低減やベース抵抗Rbbの低減等
を図ることができる。
次に、上述のバイポーラトランジスタの製造方法を適用
して製造されるバイポーラトランジスタについても第2
図を参照しながら説明する。
して製造されるバイポーラトランジスタについても第2
図を参照しながら説明する。
このバイポーラトランジスタは、NPN型のバイポーラ
トランジスタであって、第2図に断面図を示すように、
P型の半導体基板51上にN0型の埋め込み層52を有
し、素子分離領域54で分離されたN型のエピタキシャ
ル層からなる島状領域53を有している。この島状領域
53には、酸化膜60に被覆され且つ不純物を含有した
多結晶シリコンであるベース取り出し電極59からの拡
散によって形成されたP°型の高濃度不純物領域(グラ
フトベース領域)55と、薄い多結晶シリコン層61か
らの拡散で形成されたP型の低濃度不純物領域であるベ
ース活性領域(イントリンシックベース領域)57とが
形成され、さらにこれらベース活性領域57とP゛型の
高濃度不純物領域55の間を電気的に接続するための接
続用低濃度不純物領域56とが形成されている。
トランジスタであって、第2図に断面図を示すように、
P型の半導体基板51上にN0型の埋め込み層52を有
し、素子分離領域54で分離されたN型のエピタキシャ
ル層からなる島状領域53を有している。この島状領域
53には、酸化膜60に被覆され且つ不純物を含有した
多結晶シリコンであるベース取り出し電極59からの拡
散によって形成されたP°型の高濃度不純物領域(グラ
フトベース領域)55と、薄い多結晶シリコン層61か
らの拡散で形成されたP型の低濃度不純物領域であるベ
ース活性領域(イントリンシックベース領域)57とが
形成され、さらにこれらベース活性領域57とP゛型の
高濃度不純物領域55の間を電気的に接続するための接
続用低濃度不純物領域56とが形成されている。
そして、上記ベース活性領域57には、不純物拡散阻止
層11.11の間に設けられた薄い多結晶シリコン層6
1からの不純物の拡散を用いてエミッタ領域58が形成
されている。このエミッタ領域5日は上記不純物拡散阻
止層11によって、凹部の側壁部に不純物が拡散するの
が抑制されている。上記不純物拡散阻止1i11は、サ
イドウオール部13の側面に亘って形成され、凹部の側
壁部に至っている。なお、上記エミッタ領域5Bは上記
薄い多結晶シリコン層61を介してエミッタ電極62E
に接続し、上記ベース活性領域57は、接続用低濃度不
純物領域56およびP゛型の高濃度不純物領域55およ
び上記ベース取り出し電極59を介してベース電極62
Bに接続し、上記埋め込み層52はコレクタ取り出し領
域63を介してコレクタ電極62Cと接続している。
層11.11の間に設けられた薄い多結晶シリコン層6
1からの不純物の拡散を用いてエミッタ領域58が形成
されている。このエミッタ領域5日は上記不純物拡散阻
止層11によって、凹部の側壁部に不純物が拡散するの
が抑制されている。上記不純物拡散阻止1i11は、サ
イドウオール部13の側面に亘って形成され、凹部の側
壁部に至っている。なお、上記エミッタ領域5Bは上記
薄い多結晶シリコン層61を介してエミッタ電極62E
に接続し、上記ベース活性領域57は、接続用低濃度不
純物領域56およびP゛型の高濃度不純物領域55およ
び上記ベース取り出し電極59を介してベース電極62
Bに接続し、上記埋め込み層52はコレクタ取り出し領
域63を介してコレクタ電極62Cと接続している。
このような構造を有するバイポーラトランジスタは、上
述のように、エミッタ領域58が、不純物拡散阻止層1
1によって、横方向に拡がらないようにされている。こ
のため、その寄生容量が小さくなり、高周波特性等が改
善される。また、hnの低下も防止することができる。
述のように、エミッタ領域58が、不純物拡散阻止層1
1によって、横方向に拡がらないようにされている。こ
のため、その寄生容量が小さくなり、高周波特性等が改
善される。また、hnの低下も防止することができる。
さらに、ベース活性領域57とP゛型の高濃度不純物領
域55の間を接続用低濃度不純物領域56で接続してい
ることから、ベース接合深さを浅くすることができ、同
時に耐圧(V!mo )の向上環を図ることができる。
域55の間を接続用低濃度不純物領域56で接続してい
ることから、ベース接合深さを浅くすることができ、同
時に耐圧(V!mo )の向上環を図ることができる。
なお、上述の実施例では、NPN型のバイポーラトラン
ジスタについて説明したが、PNP型であっても良い。
ジスタについて説明したが、PNP型であっても良い。
また、本発明の要旨を逸脱しない範囲での種々の変更が
可能である。
可能である。
本発明のバイポーラトランジスタの製造方法は、不純物
拡散阻止層が凹部の側壁部に形成されることから、第1
導電型の第2の不純物領域の横方向の不純物拡散が抑え
られ、その結果として、エミッタのサイドインジェクシ
ョン効果を抑制することができる。また、第2導電型の
第1の低濃度不純物領域によってそれぞれ第2導電型の
第2の低濃度不純物領域と高濃度不純物領域との間の接
続を確実に行うことができる。さらに凹部の形成によっ
て、第1の低濃度不純物領域の形成時のダメ−ジ等を除
去し、第2の低濃度不純物領域の接合深さを所定の深さ
に制御できる。
拡散阻止層が凹部の側壁部に形成されることから、第1
導電型の第2の不純物領域の横方向の不純物拡散が抑え
られ、その結果として、エミッタのサイドインジェクシ
ョン効果を抑制することができる。また、第2導電型の
第1の低濃度不純物領域によってそれぞれ第2導電型の
第2の低濃度不純物領域と高濃度不純物領域との間の接
続を確実に行うことができる。さらに凹部の形成によっ
て、第1の低濃度不純物領域の形成時のダメ−ジ等を除
去し、第2の低濃度不純物領域の接合深さを所定の深さ
に制御できる。
第1図a〜第1図には本発明のバイポーラトランジスタ
の製造方法の工程に従ったそれぞれ工程断面図、第2図
は本発明のバイポーラトランジスタの製造方法を適用し
て製造されるバイポーラトランジスタの一例の要部断面
図、第3図は本願発明に関連する技術を説明するための
概略断面図である。 10・・・不純物拡散阻止層 20・・・シリコン酸化層 23・・・島状領域 26・・・ベース取り出し電極 31・・・グラフトベース領域 32・・・接続用低濃度不純物領域 33・・・サイドウオール部 34・・・凹部 34a・・・側壁部 35・・・薄い多結晶シリコン層 37・・・ベース活性領域 39・・・エミッタ領域 特許出願人 ソニー株式会社 代理人弁理士 小池 晃(他2名) 第1図a 第1図す 第1図C ! 第1図d 第1図e 第1図f 第1図9 ぎ+yBF盗 第1図り 第1図i 第1図j 第1図に 第2図
の製造方法の工程に従ったそれぞれ工程断面図、第2図
は本発明のバイポーラトランジスタの製造方法を適用し
て製造されるバイポーラトランジスタの一例の要部断面
図、第3図は本願発明に関連する技術を説明するための
概略断面図である。 10・・・不純物拡散阻止層 20・・・シリコン酸化層 23・・・島状領域 26・・・ベース取り出し電極 31・・・グラフトベース領域 32・・・接続用低濃度不純物領域 33・・・サイドウオール部 34・・・凹部 34a・・・側壁部 35・・・薄い多結晶シリコン層 37・・・ベース活性領域 39・・・エミッタ領域 特許出願人 ソニー株式会社 代理人弁理士 小池 晃(他2名) 第1図a 第1図す 第1図C ! 第1図d 第1図e 第1図f 第1図9 ぎ+yBF盗 第1図り 第1図i 第1図j 第1図に 第2図
Claims (1)
- 【特許請求の範囲】 第1導電型の第1の半導体領域に第2導電型の高濃度
不純物領域及び第2導電型の第1の低濃度不純物領域を
形成する工程と、 その第2導電型の第1の低濃度不純物領域に凹部を形成
する工程と、 その凹部の側壁部に不純物拡散阻止層を形成する工程と
、 その凹部に臨んで第2導電型の第2の低濃度不純物領域
を形成する工程と、 その第2導電型の第2の低濃度不純物領域に第1導電型
の第2の不純物領域を形成する工程とを順次有するバイ
ポーラトランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP249288A JPH01181464A (ja) | 1988-01-11 | 1988-01-11 | バイポーラトランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP249288A JPH01181464A (ja) | 1988-01-11 | 1988-01-11 | バイポーラトランジスタの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01181464A true JPH01181464A (ja) | 1989-07-19 |
Family
ID=11530861
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP249288A Pending JPH01181464A (ja) | 1988-01-11 | 1988-01-11 | バイポーラトランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01181464A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0443647A (ja) * | 1990-06-11 | 1992-02-13 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
-
1988
- 1988-01-11 JP JP249288A patent/JPH01181464A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0443647A (ja) * | 1990-06-11 | 1992-02-13 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
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