JPH05326844A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05326844A JPH05326844A JP15292792A JP15292792A JPH05326844A JP H05326844 A JPH05326844 A JP H05326844A JP 15292792 A JP15292792 A JP 15292792A JP 15292792 A JP15292792 A JP 15292792A JP H05326844 A JPH05326844 A JP H05326844A
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- JP
- Japan
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- integrated circuit
- reference potential
- electrode
- region
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- Pending
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Abstract
(57)【要約】
【目的】 集積回路に形成した複数の素子における基準
電位の偏位を解消し、寄生トランジスタによる誤動作を
防止する。 【構成】 Ｐ型半導体基板１１上にＮ型エピタキシャル
層１０を形成し、このエピタキシャル層１０に素子を形
成し、かつ半導体基板１１を基準電位とする半導体集積
回路において、素子を相互に絶縁分離する領域と集積回
路の周囲のスクライブ領域のそれぞれに、半導体基板１
１に到達されるＰ型の高濃度の拡散領域８，９を形成
し、かつこれら拡散領域８，９上に基準電位電極２及び
これに電気接続されるアルミニウム電極３を形成するこ
とで、集積回路１における基準電位の領域を広くとり、
各素子における基準電位の偏位を解消し、寄生トランジ
スタによる誤動作を防止する。
電位の偏位を解消し、寄生トランジスタによる誤動作を
防止する。 【構成】 Ｐ型半導体基板１１上にＮ型エピタキシャル
層１０を形成し、このエピタキシャル層１０に素子を形
成し、かつ半導体基板１１を基準電位とする半導体集積
回路において、素子を相互に絶縁分離する領域と集積回
路の周囲のスクライブ領域のそれぞれに、半導体基板１
１に到達されるＰ型の高濃度の拡散領域８，９を形成
し、かつこれら拡散領域８，９上に基準電位電極２及び
これに電気接続されるアルミニウム電極３を形成するこ
とで、集積回路１における基準電位の領域を広くとり、
各素子における基準電位の偏位を解消し、寄生トランジ
スタによる誤動作を防止する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にエピタキシャルウェハを使用する半導体集積回路の
基準電位の電極構造に関する。
特にエピタキシャルウェハを使用する半導体集積回路の
基準電位の電極構造に関する。
【０００２】
【従来の技術】従来の半導体集積回路の一例を、図３
（ａ）及び（ｂ）に平面図と縦断面図を示す。Ｐ型基板
１１上にＮ- 型エピタキシャル層１０を形成して集積回
路１を構成する場合、このＰ型基板１１を基準電位とす
る構造として、Ｐ型基板１１に到達するまでＰ+ 型絶縁
拡散層９を形成し、表面の絶縁膜６に設けたコンタクト
ホール５を介して基準電位電極２をＰ+ 型絶縁拡散層９
に接続させている。この半導体集積回路はスクライブ領
域４において各個片に分離される。
（ａ）及び（ｂ）に平面図と縦断面図を示す。Ｐ型基板
１１上にＮ- 型エピタキシャル層１０を形成して集積回
路１を構成する場合、このＰ型基板１１を基準電位とす
る構造として、Ｐ型基板１１に到達するまでＰ+ 型絶縁
拡散層９を形成し、表面の絶縁膜６に設けたコンタクト
ホール５を介して基準電位電極２をＰ+ 型絶縁拡散層９
に接続させている。この半導体集積回路はスクライブ領
域４において各個片に分離される。
【０００３】
【発明が解決しようとする課題】このような従来の半導
体集積回路では、集積回路１の表面に形成するアルミニ
ウム配線の配線を優先して設定するため、基準電位電極
２を自由に配置することができず、通常では集積回路１
の内部の一部分のみにしか基準電位電極２を配置してい
ない。このため、Ｐ+ 型絶縁拡散層９との接続箇所が限
定され、基準電位電極２と接続している所より遠い所に
ある素子部では、Ｐ+ 型絶縁拡散層９，Ｐ型基板１１の
抵抗成分による電圧降下により基準電位と電位が異な
り、寄生トランジスタが動作し、集積回路１が誤動作し
てしまうという問題点があった。本発明の目的は、基準
電位電極を広い範囲に形成して基準電圧の偏位による寄
生トランジスタを解消した半導体集積回路を提供するこ
とにある。
体集積回路では、集積回路１の表面に形成するアルミニ
ウム配線の配線を優先して設定するため、基準電位電極
２を自由に配置することができず、通常では集積回路１
の内部の一部分のみにしか基準電位電極２を配置してい
ない。このため、Ｐ+ 型絶縁拡散層９との接続箇所が限
定され、基準電位電極２と接続している所より遠い所に
ある素子部では、Ｐ+ 型絶縁拡散層９，Ｐ型基板１１の
抵抗成分による電圧降下により基準電位と電位が異な
り、寄生トランジスタが動作し、集積回路１が誤動作し
てしまうという問題点があった。本発明の目的は、基準
電位電極を広い範囲に形成して基準電圧の偏位による寄
生トランジスタを解消した半導体集積回路を提供するこ
とにある。
【０００４】
【課題を解決するための手段】本発明は、集積回路に形
成された素子を相互に絶縁分離する領域と集積回路の周
囲のスクライブ領域のそれぞれに半導体基板に到達され
る高濃度の拡散領域を形成し、かつこれら拡散領域上に
基準電位電極及びこれに電気接続される金属電極を形成
し、各拡散領域を基準電位とした構成とする。
成された素子を相互に絶縁分離する領域と集積回路の周
囲のスクライブ領域のそれぞれに半導体基板に到達され
る高濃度の拡散領域を形成し、かつこれら拡散領域上に
基準電位電極及びこれに電気接続される金属電極を形成
し、各拡散領域を基準電位とした構成とする。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１実施例を示し、同図（ａ）及び
（ｂ）はその平面図と断面図である。Ｐ型基板１１上に
Ｎ- エピタキシャル層１０を形成し、ここに集積回路１
が形成されている。この集積回路１は方形枠状をしたス
クライブ領域４において後工程で各チップ毎に切断され
るものとする。ここで、絶縁拡散領域とスクライブ領域
４にそれぞれρｓ10Ω／□程度の高濃度のＰ+ 型拡散層
を形成し、Ｐ型基板１１に達するＰ+ 型絶縁拡散層９と
Ｐ+ 型拡散層８を形成する。
る。図１は本発明の第１実施例を示し、同図（ａ）及び
（ｂ）はその平面図と断面図である。Ｐ型基板１１上に
Ｎ- エピタキシャル層１０を形成し、ここに集積回路１
が形成されている。この集積回路１は方形枠状をしたス
クライブ領域４において後工程で各チップ毎に切断され
るものとする。ここで、絶縁拡散領域とスクライブ領域
４にそれぞれρｓ10Ω／□程度の高濃度のＰ+ 型拡散層
を形成し、Ｐ型基板１１に達するＰ+ 型絶縁拡散層９と
Ｐ+ 型拡散層８を形成する。
【０００６】以下、集積回路部の拡散層を形成する際、
Ｐ型の拡散層を形成する全ての工程においてスクライブ
領域４にも同時に拡散し、スクライブ領域４をさらに高
濃度化する。ここでは、後工程でＰ型拡散層７を形成し
た例を示している。又、Ｎ- エピタキシャル層１０の表
面に形成した絶縁膜６をエッチング技術を用いて選択エ
ッチングし、前記Ｐ+ 型絶縁拡散層９とスクライブ領域
４上にコンタクトホール５を開設し、ここに基準電位電
極２及びこれと一体のアルミニウム電極３を形成する。
Ｐ型の拡散層を形成する全ての工程においてスクライブ
領域４にも同時に拡散し、スクライブ領域４をさらに高
濃度化する。ここでは、後工程でＰ型拡散層７を形成し
た例を示している。又、Ｎ- エピタキシャル層１０の表
面に形成した絶縁膜６をエッチング技術を用いて選択エ
ッチングし、前記Ｐ+ 型絶縁拡散層９とスクライブ領域
４上にコンタクトホール５を開設し、ここに基準電位電
極２及びこれと一体のアルミニウム電極３を形成する。
【０００７】この構成によれば、Ｐ+ 型絶縁拡散層９の
みならずスクライブ領域４において基準電位とされ、こ
のスクライブ領域４は後工程においてチップに切断され
た場合でも集積回路１の周囲に残されるため、集積回路
１の広い範囲にわたって基準電位の領域が形成されるこ
とになる。このため、集積回路１内の全ての素子の基準
電位を一定に保つことが可能となり、寄生トランジスタ
による誤動作を防止することが可能となる。又、この構
成をとることにより、スクライブ領域４上のアルミニウ
ム電極３によって複数個の基準電位端子２が相互に接続
されることになり、集積回路１の電気的特性を測定する
時に、基準電位端子２に接触させるための測定用探針を
１本或いは従来よりも少ない本数にすることができる。
みならずスクライブ領域４において基準電位とされ、こ
のスクライブ領域４は後工程においてチップに切断され
た場合でも集積回路１の周囲に残されるため、集積回路
１の広い範囲にわたって基準電位の領域が形成されるこ
とになる。このため、集積回路１内の全ての素子の基準
電位を一定に保つことが可能となり、寄生トランジスタ
による誤動作を防止することが可能となる。又、この構
成をとることにより、スクライブ領域４上のアルミニウ
ム電極３によって複数個の基準電位端子２が相互に接続
されることになり、集積回路１の電気的特性を測定する
時に、基準電位端子２に接触させるための測定用探針を
１本或いは従来よりも少ない本数にすることができる。
【０００８】図２は本発明の第２実施例を示し、同図
（ａ）及び（ｂ）はその平面図と断面図である。この実
施例では、Ｐ+ 型絶縁拡散層９上に形成した基準電位電
極２と、スクライブ領域４に形成したＰ+ 型拡散層８，
７の上に形成したアルミニウム電極３を離して形成して
いる。したがって、この実施例においても、寄生トラン
ジスタによる誤動作を防止することができる効果を得る
ことができるのは前記第１実施例と同じであるが、ここ
では基準電位電極２とアルミニウム電極３の間に別のア
ルミニウム配線１２を延設することができ、アルミニウ
ム配線の設計が自由にできるという利点がある。但し、
本実施例では集積回路１の電気的特性を測定する時には
ペレットの周囲のアルミニウム電極３に測定用探針を用
い、又組立時に基準電位電極２とアルミニウム電極３と
が同電位なるようワイヤボンディングを行う必要があ
る。
（ａ）及び（ｂ）はその平面図と断面図である。この実
施例では、Ｐ+ 型絶縁拡散層９上に形成した基準電位電
極２と、スクライブ領域４に形成したＰ+ 型拡散層８，
７の上に形成したアルミニウム電極３を離して形成して
いる。したがって、この実施例においても、寄生トラン
ジスタによる誤動作を防止することができる効果を得る
ことができるのは前記第１実施例と同じであるが、ここ
では基準電位電極２とアルミニウム電極３の間に別のア
ルミニウム配線１２を延設することができ、アルミニウ
ム配線の設計が自由にできるという利点がある。但し、
本実施例では集積回路１の電気的特性を測定する時には
ペレットの周囲のアルミニウム電極３に測定用探針を用
い、又組立時に基準電位電極２とアルミニウム電極３と
が同電位なるようワイヤボンディングを行う必要があ
る。
【０００９】
【発明の効果】以上説明したように、本発明は集積回路
のスクライブ領域に基板に達する拡散層を形成し、これ
を基準電位電極に電気接続して基準電位として構成して
いるので、集積回路内部の全ての素子直下の基板の電位
をより基準電位に近づけることが可能となり、寄生トラ
ンジスタによる誤動作を防止し、集積回路の電気的特性
を安定させるという効果を有する。
のスクライブ領域に基板に達する拡散層を形成し、これ
を基準電位電極に電気接続して基準電位として構成して
いるので、集積回路内部の全ての素子直下の基板の電位
をより基準電位に近づけることが可能となり、寄生トラ
ンジスタによる誤動作を防止し、集積回路の電気的特性
を安定させるという効果を有する。
【図１】本発明の半導体集積回路の第１実施例を示し、
（ａ）は平面図、（ｂ）は縦断面図である。
（ａ）は平面図、（ｂ）は縦断面図である。
【図２】本発明の半導体集積回路の第２実施例を示し、
（ａ）は平面図、（ｂ）は縦断面図である。
（ａ）は平面図、（ｂ）は縦断面図である。
【図３】従来の半導体集積回路の一例を示し、（ａ）は
平面図、（ｂ）は縦断面図である。
平面図、（ｂ）は縦断面図である。
【符号の説明】 １ 集積回路 ２ 基準電位電極 ３ アルミニウム電極 ４ スクライブ領域 ５ コンタクトホール ６ 絶縁膜 ７ Ｐ型拡散層 ８ Ｐ+ 型拡散層 ９ Ｐ+ 型絶縁拡散層 １０ Ｎ- 型エピタキシャル層 １１ Ｐ型基板 １２ アルミニウム配線
Claims (1)
- 【請求項１】 第１導電型の半導体基板上に第２導電型
のエピタキシャル層を形成し、このエピタキシャル層に
素子を形成し、かつ前記半導体基板を基準電位とする半
導体集積回路において、前記素子を相互に絶縁分離する
領域と集積回路の周囲のスクライブ領域のそれぞれに前
記エピタキシャル層の表面から前記半導体基板に到達さ
れる第１導電型の高濃度の拡散領域を形成し、かつこれ
ら拡散領域上に基準電位電極及びこれに電気接続される
金属電極を形成したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15292792A JPH05326844A (ja) | 1992-05-20 | 1992-05-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15292792A JPH05326844A (ja) | 1992-05-20 | 1992-05-20 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326844A true JPH05326844A (ja) | 1993-12-10 |
Family
ID=15551188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15292792A Pending JPH05326844A (ja) | 1992-05-20 | 1992-05-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326844A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6639294B2 (en) | 2002-02-01 | 2003-10-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a device formation region protected from a counterelectromotive force |
| JPWO2016114377A1 (ja) * | 2015-01-16 | 2017-04-27 | 雫石 誠 | 半導体素子とその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52122090A (en) * | 1976-04-06 | 1977-10-13 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS59108326A (ja) * | 1982-12-14 | 1984-06-22 | Sanyo Electric Co Ltd | 集積回路 |
| JPS63170951A (ja) * | 1987-01-09 | 1988-07-14 | Toshiba Corp | 半導体集積回路 |
-
1992
- 1992-05-20 JP JP15292792A patent/JPH05326844A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52122090A (en) * | 1976-04-06 | 1977-10-13 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS59108326A (ja) * | 1982-12-14 | 1984-06-22 | Sanyo Electric Co Ltd | 集積回路 |
| JPS63170951A (ja) * | 1987-01-09 | 1988-07-14 | Toshiba Corp | 半導体集積回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6639294B2 (en) | 2002-02-01 | 2003-10-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a device formation region protected from a counterelectromotive force |
| JPWO2016114377A1 (ja) * | 2015-01-16 | 2017-04-27 | 雫石 誠 | 半導体素子とその製造方法 |
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