JP2552100B2 - 集積構造パッドアセンブリ及びその製造方法 - Google Patents

集積構造パッドアセンブリ及びその製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はパワーＭＯＳＦＥＴ及び
絶縁ゲートバイポーラトランジスタの如き特にセル構成
のパワー半導体デバイスにおける能動領域にワイヤボン
ディングするための集積構造パッドアセンブリ及びその
製造方法に関するものである。
【０００２】
【従来の技術】ＭＯＳ技法で製造されるようなパワー半
導体デバイスでは、ボンディングパッド用に残しておく
チップ面積を全チップ面積のごく少量部とすることがで
きる。例えば定格電圧が１００Ｖの低電圧パワーＭＯＳ
ＦＥＴの場合には、ＭＯＳＦＥＴの電流範囲を数１０ア
ンペアとすることができる。このような電流に耐えるに
は、ソースワイヤの直径を極めて大きく、例えば 0.4〜
0.5 mm としなければならず、しかもワイヤをチップに
ボンディングための専用の面積を 1.3×1.3 mm2程度と
しなければならない。こうした事態は１本以上のソース
ワイヤを必要とする場合にさらに悪化する。
【０００３】上述したような問題を克服するために、専
用のパッド領域を設ける必要なく、デバイスの能動領域
の上に直接ボンディング領域を実現することは既知であ
り、このような技法は「能動領域上でのボンディング」
なる名称で知られており、この方法によればボンディン
グパッドを実現するのにチップ領域が浪費されないか
ら、チップの大きさを小さくすることができる。
【０００４】しかしながら、斯様な技法には特にワイヤ
とチップ金属化層との間のハンダ付け処理に関する限り
幾つかの問題がある。一般に直径が大きいアルミニウム
ワイヤをチップ金属化層にハンダ付けするには、ハンダ
付けすべきワイヤをチップ上のアルミニウム層の上に載
せ、ワイヤに垂直方向の所定の力を加え、同時にワイヤ
に「超音波放電」を受けさせる「超音波ワイヤボンディ
ング（ＵＳＷＢ）」として既知の方法によって行なわれ
る。超音波放電はワイヤにかかる圧力と共にワイヤ及び
金属化層の両表面を密に接触させ、これら表面の酸化物
を破壊して、ハンダ付けが得られるようにする。
【０００５】能動領域上での超音波ワイヤボンディング
を例えばパワーＭＯＳＦＥＴチップ上で行なうと、この
ボンディング中にデバイスが受けるかなりの機械的な応
力が金属化層の下側にある誘電層、即ちゲート酸化物層
及びポリシリコンゲート層に伝達されて、酸化物層に亀
裂又は微小な欠陥部を生じ、これがデバイスの信頼性を
低下させる。一般に最も薄い誘電層であるゲート酸化物
層が斯様な損傷を最も受けやすい。使用するワイヤの直
径が大きくなるにつれて、上述したような現象が起こり
がちとなる。直径が 0.4mm以上のワイヤを用いると、系
統的な損傷が起こり得る。さらに、低電圧パワーＭＯＳ
デバイスの技術傾向は酸化物層の厚さを薄くして、出力
抵抗値を減らし、且つ電流密度を高める方向に進みつつ
あるため、能動領域上でのワイヤボンディングがより一
層実施不可能である。
【０００６】
【発明が解決しようとする課題】本発明の目的は上述し
た欠点を有することなく能動領域上でのボンディングを
可能にするワイヤボンディング用の集積構造パッドアセ
ンブリを提供することにある。
【０００７】
【課題を解決するための手段】本発明はパワー半導体デ
バイスのパワー電極を形成する金属化層によって完全に
覆われる頂部表面を有しているチップ部分を具え、この
チップ部分における第１サブ部分に前記パワーデバイス
の機能的に能動性の素子が存在するパワー半導体デバイ
スチップにワイヤボンディングするための集積構造パッ
ドアセンブリにおいて、前記チップ部分が少なくとも１
個の第２サブ部分を具え、この第２サブ部分には前記パ
ワーデバイスの機能的に能動性の素子を存在させず、前
記少なくとも１個の第２サブ部分の上の前記金属化層の
頂部表面を前記第１サブ部分に対して高くして、この第
２サブ部分上の金属化層の頂部表面がボンディングワイ
ヤ用の支持面を成す少なくとも１個の突出部を形成する
ようにしたことを特徴とする。
【０００８】本発明の好適例では、パワー半導体デバイ
スが水平方向に二次元アレイで配置される複数個の同一
構成の機能的に能動性の基本セルを具え、前記第１サブ
部分が前記機能的に能動性の基本セルを少なくとも１個
具え、且つ前記少なくとも１個の第２サブ部分をダミー
セルとし、このダミーセルの水平方向の寸法を前記機能
的能動性の基本セルの水平方向の寸法とほぼ同一とし、
前記ダミーセルの垂直方向の寸法は前記機能的に能動性
の基本セルの垂直方向の寸法よりも大きくして、前記ダ
ミーセルの上の前記金属化層の頂部表面が前記機能的に
能動性の基本セルに対して高くなるようにする。
【０００９】本発明のこの例では、ボンディングワイヤ
が基本機能セルと堅牢に物理的に接触せずに、ダミーセ
ルとだけ接触し、しかもこれらのダミーセルの機械的応
力に対する耐性が基本機能セルよりも大きいため、パワ
ー半導体デバイスを損傷する惧れなく、このパワーデバ
イスの能動領域の上にボンディングパッドアセンブリを
直接実現することができる。
【００１０】
【実施例】パワー半導体デバイス、例えばパワーＭＯＳ
ＦＥＴは二次元アレイを形成すべく配置される”ソース
セル”とも称する複数の基本セルによって構成される。
図２には２個のソースセル１を示してあり、これらの各
セルは半導体デバイスチップの各第１サブ（副）部分に
よって形成される。これらのセルはＮ+ 形基板４の上に
成長させたＮ- 形のエピタキシャル層３内に形成したＰ
+ 形の深い本体領域２を具えている。Ｐ+ 形の深い本体
領域２はＰ- 形の環状領域５で横方向が囲まれており、
しかもこの環状領域に併合されている。Ｐ- 形の環状領
域５とＰ+ 形の深い本体領域２とにより構成されるＰ形
半導体領域の内部には基本ソースセル１のソース領域を
構成するＮ+ 形環状領域６が形成されている。半導体表
面には酸化物層７がＰ- 形の環状領域５の上と、Ｎ+ 形
環状領域６上の一部に延在し、ポリシリコン層８が下側
の酸化物層７の上に重畳されて、この酸化物層と自動整
列されている。絶縁層９はポリシリコン層８を覆い、こ
の絶縁層には選択的にエッチングして、上側に位置させ
る金属化層１０をＮ+ 形環状領域６及びＰ+ 形の深い本
体領域２の双方に接触させる接点領域を形成する。金属
化層１０は基本ソースセル１の全てに同じように接触
し、この金属化層１０はパワーＭＯＳＦＥＴ用のソース
電極を構成する。
【００１１】図１に示した本発明の第１好適実施例によ
る集積構造パッドアセンリは実質上、水平方向の寸法が
ソースセル１の水平方向の寸法と同じであるも、高さが
異なるダミーのセル１１を間に挿入した基本ソースセル
１の二次元アレイで構成される。斯様にダミーセルの高
さが異なることは、半導体チップの第２サブ部分によっ
て形成する斯様なダミーセル１１の１つを断面にて示し
ている図２から明らかである。基本ソースセルとは異な
り、ダミーセル１１にはＰ+ 形の深い本体部分２，Ｐ-
形の環状領域５及びＮ+ 形の環状領域６が形成されてい
ない。さらに、ダミーセル１１における酸化物層７の厚
さはソースセル１における酸化物層７の厚さよりも厚く
して、このダミーセル１１の上の金属化層１０の表面を
ソースセル１の上の金属化層１０の表面よりも高くす
る。このようなダミーセル１１は、酸化物層７の厚さが
厚いためソースセルよりも機械的応力に対する耐性が大
きく、しかもダミーセルの上の金属化層１０はソースセ
ルの表面よりも遥かに突き出ていることからして、パッ
ドにワイヤをハンダ付けするためにワイヤをパッドに載
せた場合に、このワイヤは基本ソースセル１と堅牢な物
理的接触をせずに、ダミーセル１１とだけ接触するよう
になる。
【００１２】ダミーセル１１及び基本ソースセル１はワ
イヤの直径に応じて様々な形態で分布させることがで
き、図１に示した分布状況ではパッド面積の約９０％が
基本ソースセル１で占められ、約１０％がダミーセル１
１で占められる。このことは、パッド面積の約９０％が
能動領域となり、パッド面積の１０％だけがワイヤボン
ディング用に浪費されることを意味している。
【００１３】図３には本発明の第２の好適実施例を示し
てあり、これが第１実施例と相違している点は基本ソー
スセル１とダミーセル１１の分布形態が異なる点にあ
り、この例でも第１実施例と同様に総パッド面積の９０
％が能動領域となり、１０％がワイヤボンディング用に
浪費される領域となる。
【００１４】図４にはダミーセル１１を複数列に配置す
る本発明の第３好適実施例を示してある。前述したよう
に、基本ソースセル１のアレイにはワイヤの直径及びパ
ッドの総面積に応じてダミーセル１１を種々の形態及び
分布密度で配置することができる。
【００１５】本発明の好適実施例による集積構造パッド
アセンブリを製造するには先ず図５に示すように、強度
にドープした（強ドープ）Ｎ+ 形基板４の上に弱めにド
ープした（弱ドープ）Ｎ- 形エピタキシャル層３を成長
させる。基板４は一般に“１００”の結晶学上のカット
配向性を有すると共に固有抵抗が約１０モー／cmのシリ
コンウェァとするが、エピタキシャル層３は１〜１００
Ω／cmの範囲の固有抵抗値を有する高い抵抗性のものと
する。エピタキシャル層３の厚さは１〜１００μm とす
る。
【００１６】次いでシリコンウェァ上のエピタキシャル
層を酸化して、厚さが約１μm 又は２μm の酸化物層７
を形成する。この酸化物層７をマスクして選択的にエッ
チングして、この酸化物層に、パワーデバイスの基本ソ
ースセル１を形成する面積に相当する窓をあける。ダミ
ーセル１１を形成すべき個所及びチップ周辺における酸
化物層は除去しないようにする。
【００１７】次いで酸化物層７にあけた前記窓を経てエ
ピタキシャル層３内にホウ素イオンを注入して、図６に
示すように基本セル１のＰ+ 形の深い本体領域２を形成
する。
【００１８】次に、パワーデバイスの能動領域の表面か
ら酸化物層７だけ除去し、ダミーセルを形成すべき個所
からは酸化物層７を除去しないようにする。
【００１９】次いで、図７に示すようにパワーデバイス
の能動領域を薄い酸化物層で覆って、ゲート酸化物層を
形成してから、半導体表面全体をポリシリコン層８で覆
う。
【００２０】次にポリシリコン層８及び前記薄い酸化物
層に窓をあけて、ドパントイオンを選択的に注入して基
本セル１のＰ- 形の環状領域５及びＮ+ 形ソース領域６
を形成する。
【００２１】次いで半導体表面上に絶縁層９を堆積し、
この絶縁層に金属化層１０を全ての基本セル１のソース
領域６及びＰ+ 形の深い本体領域２と接触させる接点窓
をあける（図２参照）。パワーデバイスの底部表面にも
金属化層を堆積して、パワーＭＯＳＦＥＴのドレイン電
極を形成する。
【図面の簡単な説明】
【図１】本発明の第１好適実施例による集積構造パッド
アセンブリの概略的頂部平面図である。
【図２】図１のＩＩ−ＩＩ線上での断面図である。
【図３】本発明の第２好適実施例による集積構造パッド
アセンブリの概略的頂部平面図である。
【図４】本発明の第３好適実施例による集積構造パッド
アセンブリの概略的頂部平面図である。
【図５】本発明による集積構造パッドアセンブリの一製
造工程段における断面図である。
【図６】本発明による集積構造パッドアセンブリの次の
製造工程段における断面図であ。
【図７】本発明による集積構造パッドアセンブリのさら
に次の製造工程段における断面図であ。
【符号の説明】
１ 第１サブ部分（ソースセル） ２ Ｐ+ 形領域 ３ Ｎ- 形エピタキシャル層 ４ Ｎ+ 形基板 ５ Ｐ- 形環状領域 ６ Ｎ+ 形環状領域 ７ 酸化物層 ８ ポリシリコン層 ９ 絶縁層 １０ 金属化層 １１ 第２サブ部分（ダミーセル）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マルカントニオ マンジアグリ イタリア国 カターニア 95024 アシ レアーレ ヴィア エッレ ワグナー 54 (56)参考文献 特開 平７−130787（ＪＰ，Ａ) 特公 昭55−30301（ＪＰ，Ｂ２)

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 パワー半導体デバイスのパワー電極を形
    成する金属化層（１０）によって完全に覆われる頂部表
    面を有しているチップ部分を具え、このチップ部分にお
    ける第１サブ部分（１）に前記パワーデバイスの機能的
    に能動性の素子が存在するパワー半導体デバイスチップ
    にワイヤボンディングするための集積構造パッドアセン
    ブリにおいて、 前記チップ部分が少なくとも１個の第２サブ部分（１
    １）を具え、この第２サブ部分には前記パワーデバイス
    の機能的に能動性の素子を存在させず、前記少なくとも
    １個の第２サブ部分（１１）の上の前記金属化層（１
    ０）の頂部表面を前記第１サブ部分に対して高くして、
    この第２サブ部分上の金属化層の頂部表面がボンディン
    グワイヤ用の支持面を成す少なくとも１個の突出部を形
    成するようにしたことを特徴とする集積構造パッドアセ
    ンブリ。
  2. 【請求項２】 パワー半導体デバイスが水平方向に二次
    元アレイで配置される複数個の同一構成の機能的に能動
    性の基本セルを具え、前記第１サブ部分（１）が前記機
    能的に能動性の基本セルを少なくとも１個具え、且つ前
    記少なくとも１個の第２サブ部分（１１）をダミーセル
    とし、このダミーセルの水平方向の寸法を前記機能的能
    動性の基本セルの水平方向の寸法とほぼ同一とし、前記
    ダミーセルの垂直方向の寸法は前記機能的に能動性の基
    本セルの垂直方向の寸法よりも大きくして、前記ダミー
    セルの上の前記金属化層（１０）の頂部表面が前記機能
    的に能動性の基本セルに対して高くなるようにしたこと
    を特徴とする請求項１に記載の集積構造パッドアセンブ
    リ。
  3. 【請求項３】 前記ダミーセルを複数個具え、これらの
    ダミーセルが前記機能的に能動性の基本セルの間に挿入
    されるようにしたことを特徴とする請求項２に記載の集
    積構造パッドアセンブリ。
  4. 【請求項４】 前記パワー半導体デバイスチップが第１
    導電形の弱くドープした層（３）によって覆われる基板
    （４）を具え、前記機能的に能動性の基本セルの各々が
    前記弱くドープした層（３）の各第１部分によって構成
    され、この第１部分内に第２導電形の強度にドープした
    領域（２）が形成され、さらにこの強ドープ領域（２）
    内に第１導電形の強ドープした領域（６）が形成され、
    前記弱ドープ層（３）の前記第１部分が、第１絶縁層
    （７）と、導電層（８）と、第２絶縁層（９）とを具え
    ている三重層（７，８，９）によって部分的に覆われ、
    前記ダミーセルの各々が前記三重層（７，８，９）によ
    って完全に覆われる前記弱ドープ層（３）の各第２部分
    により構成され、この第２部分における第１絶縁層
    （７）が前記機能的に能動性の基本セルの各第１絶縁層
    （７）よりも厚くなるようにしたことを特徴とする請求
    項２又は３のいずれかに記載の集積構造パッドアセンブ
    リ。
  5. 【請求項５】 前記弱ドープ層（３）をエピタキシャル
    層とすることを特徴とする請求項４に記載の集積構造パ
    ッドアセンブリ。
  6. 【請求項６】 前記基板（４）を第１導電形のものとす
    ることを特徴とする請求項５に記載の集積構造パッドア
    センブリ。
  7. 【請求項７】 前記基板（４）を第２導電形のものとす
    ることを特徴とする請求項５に記載の集積構造パッドア
    センブリ。
  8. 【請求項８】 集積構造パッドアセンブリの製造方法に
    おいて、当該方法が： ａ）半導体基板（４）の上に第１導電形のエピタキシャ
    ル層（３）を成長させる工程と； ｂ）前記エピタキシャル層（３）の全頂部表面上に厚い
    酸化物層（７）を成長させる工程と； ｃ）機能的に能動性の基本セル（１）を形成すべき能動
    領域から前記厚い酸化物層（７）を選択的に除去する工
    程と； ｄ）前記能動領域内に第２導電形のドパントイオンを注
    入して、前記機能的に能動性の基本セル（１）の第２導
    電形の強ドープ領域（２）を形成する工程と； ｅ）前記能動領域の上に薄い酸化物層（７）を成長させ
    る工程と； ｆ）チップの全頂部表面上にポリシリコン層（８）を堆
    積する工程と； ｇ）前記能動領域から前記薄い酸化物層（７）及び前記
    ポリシリコン層（８）を選択的に除去する工程と； ｈ）第１導電形のドパントイオンを注入して、前記機能
    的に能動性の基本セル（１）の第１導電形の強ドープ領
    域（６）を形成する工程と； ｉ）全チップ表面上に第２絶縁層（９）を堆積する工程
    と； ｊ）前記機能的に能動性の基本セル（１）に対応する接
    点領域を前記第２絶縁層（９）にあける工程と； ｋ）全チップ表面上に金属化層（１０）を堆積する工程
    と； を具えていることを特徴とする集積構造パッドアセンブ
    リの製造方法。
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