JPH05315585A - 電荷結合素子 - Google Patents
電荷結合素子Info
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- JPH05315585A JPH05315585A JP4120356A JP12035692A JPH05315585A JP H05315585 A JPH05315585 A JP H05315585A JP 4120356 A JP4120356 A JP 4120356A JP 12035692 A JP12035692 A JP 12035692A JP H05315585 A JPH05315585 A JP H05315585A
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- charge
- electrodes
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Abstract
(57)【要約】
【目的】 集積度を高めることができる電荷結合素子
(ＣＣＤ)を提供する。 【構成】 半導体基板５０上に、２相駆動信号φ1,φ2
が印加される第１の電極６１と第２の電極６２とを交互
に有する。第１の電極６１と第２の電極６２はそれぞれ
１つの導電層からなる。半導体基板５０上で第１の電極
６１と第２の電極６２との境界の直下に、チャネル方向
に所定の寸法を有し、所定の電位が与えられる第３の電
極６３を備える。
(ＣＣＤ)を提供する。 【構成】 半導体基板５０上に、２相駆動信号φ1,φ2
が印加される第１の電極６１と第２の電極６２とを交互
に有する。第１の電極６１と第２の電極６２はそれぞれ
１つの導電層からなる。半導体基板５０上で第１の電極
６１と第２の電極６２との境界の直下に、チャネル方向
に所定の寸法を有し、所定の電位が与えられる第３の電
極６３を備える。
Description
【０００１】
【産業上の利用分野】この発明は電荷結合素子に関し、
より詳しくは、２相クロックで駆動されるゲートを有す
る電荷結合素子に関する。
より詳しくは、２相クロックで駆動されるゲートを有す
る電荷結合素子に関する。
【０００２】
【従来の技術】近年、電荷結合素子(ＣＣＤ)は、図５
(a)に示すような１次元イメージセンサ、同図(b)に示す
ような２次元イメージセンサ、同図(c)に示すようなシ
リアル・パラレル・シリアル(ＳＰＳ)方式の遅延素子な
どに広く適用されている。同図(a),(b),(c)において、
２は光電変換素子、４はトランスファゲート、６はＣＣ
Ｄを構成する垂直転送チャネル、８,１８はＣＣＤを構
成する水平転送チャネルを示している。また、１６は入
力電圧を信号電荷に変換する信号入力部を示している。
これらの素子は、各転送チャネル６,８,１８を通して図
中に矢印で示した向きに信号電荷を転送し、転送した信
号電荷を信号出力部１２で電圧に変換して増幅器１４を
通して出力する。
(a)に示すような１次元イメージセンサ、同図(b)に示す
ような２次元イメージセンサ、同図(c)に示すようなシ
リアル・パラレル・シリアル(ＳＰＳ)方式の遅延素子な
どに広く適用されている。同図(a),(b),(c)において、
２は光電変換素子、４はトランスファゲート、６はＣＣ
Ｄを構成する垂直転送チャネル、８,１８はＣＣＤを構
成する水平転送チャネルを示している。また、１６は入
力電圧を信号電荷に変換する信号入力部を示している。
これらの素子は、各転送チャネル６,８,１８を通して図
中に矢印で示した向きに信号電荷を転送し、転送した信
号電荷を信号出力部１２で電圧に変換して増幅器１４を
通して出力する。
【０００３】この種のＣＣＤは、図４(a)に示すよう
に、２相クロックφ1,φ2で駆動される構成のものが多
い。このＣＣＤは、半導体基板３０上に、チャネル方向
に所定のピッチで設けられた第１の導電層２１と、この
第１の導電層２１の隙間を覆い、かつ、第１の導電層２
１の端部に重なった状態に設けられた第２の導電層２２
を有している。上記第１の導電層２１と第２の導電層２
２の隣り合うものを１組として、クロックφ1が印加さ
れる第１の電極４１と、クロックφ2が印加される第２
の電極４２とがそれぞれ交互に構成されている。すなわ
ち、１ビットが２層×２相の４つのゲートで構成されて
いる。転送効率や取り扱い電荷量の観点から、第１の導
電層２１のチャネル方向の長さは１／２ビット長に設定
されている。なお、第２の導電層２２の直下には、イオ
ン注入により、第１の導電層２１をマスクとして自己整
合的に転送領域３２が形成されている。３１はゲート絶
縁膜、３３は中間絶縁膜、３４は保護膜である。動作時
には、半導体基板３０内のポテンシャルは、同図(b)に
示すように、２相クロックφ1,φ2によって制御され
る。これにより、転送チャネルに沿って(図中、左から
右へ)信号電荷が転送される。
に、２相クロックφ1,φ2で駆動される構成のものが多
い。このＣＣＤは、半導体基板３０上に、チャネル方向
に所定のピッチで設けられた第１の導電層２１と、この
第１の導電層２１の隙間を覆い、かつ、第１の導電層２
１の端部に重なった状態に設けられた第２の導電層２２
を有している。上記第１の導電層２１と第２の導電層２
２の隣り合うものを１組として、クロックφ1が印加さ
れる第１の電極４１と、クロックφ2が印加される第２
の電極４２とがそれぞれ交互に構成されている。すなわ
ち、１ビットが２層×２相の４つのゲートで構成されて
いる。転送効率や取り扱い電荷量の観点から、第１の導
電層２１のチャネル方向の長さは１／２ビット長に設定
されている。なお、第２の導電層２２の直下には、イオ
ン注入により、第１の導電層２１をマスクとして自己整
合的に転送領域３２が形成されている。３１はゲート絶
縁膜、３３は中間絶縁膜、３４は保護膜である。動作時
には、半導体基板３０内のポテンシャルは、同図(b)に
示すように、２相クロックφ1,φ2によって制御され
る。これにより、転送チャネルに沿って(図中、左から
右へ)信号電荷が転送される。
【０００４】
【発明が解決しようとする課題】ところで、イメージセ
ンサなどを高密度化,高精細化するために、ＣＣＤを縮
小することが望まれている。しかしながら、上記従来の
ＣＣＤでは、図３(b)に示すように、第１の電極４１,第
２の電極４２を設計するに当たって、第１の導電層２１
と第２の導電層２２とのオーバーラップマージンΔ
1と、第２の導電層２２,２２の間の加工上のギャップマ
ージンΔ2とを確保しなければならない。すなわち、第
１の導電層２１のチャネル方向の寸法として、換言すれ
ば１／２ビット長当たり、少なくとも(２Δ1＋Δ2)が必
要となる。このため、従来のＣＣＤは、集積度を高める
ことができないという問題があった。
ンサなどを高密度化,高精細化するために、ＣＣＤを縮
小することが望まれている。しかしながら、上記従来の
ＣＣＤでは、図３(b)に示すように、第１の電極４１,第
２の電極４２を設計するに当たって、第１の導電層２１
と第２の導電層２２とのオーバーラップマージンΔ
1と、第２の導電層２２,２２の間の加工上のギャップマ
ージンΔ2とを確保しなければならない。すなわち、第
１の導電層２１のチャネル方向の寸法として、換言すれ
ば１／２ビット長当たり、少なくとも(２Δ1＋Δ2)が必
要となる。このため、従来のＣＣＤは、集積度を高める
ことができないという問題があった。
【０００５】そこで、この発明の目的は、集積度を高め
ることができる電荷結合素子(ＣＣＤ)を提供することに
ある。
ることができる電荷結合素子(ＣＣＤ)を提供することに
ある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、この発明は、半導体基板上に、２相駆動信号が印加
される第１の電極と第２の電極とを交互に有する電荷結
合素子において、上記第１の電極と第２の電極はそれぞ
れ１つの導電層からなり、上記半導体基板上で上記第１
の電極と第２の電極との境界の直下に、チャネル方向に
所定の寸法を有し、所定の電位が与えられる第３の電極
を備えたことを特徴としている。
め、この発明は、半導体基板上に、２相駆動信号が印加
される第１の電極と第２の電極とを交互に有する電荷結
合素子において、上記第１の電極と第２の電極はそれぞ
れ１つの導電層からなり、上記半導体基板上で上記第１
の電極と第２の電極との境界の直下に、チャネル方向に
所定の寸法を有し、所定の電位が与えられる第３の電極
を備えたことを特徴としている。
【０００７】また、上記半導体基板の上記第３の電極の
片側に相当する箇所に、電荷転送方向を定める不純物領
域が設けられているのが望ましい。している。
片側に相当する箇所に、電荷転送方向を定める不純物領
域が設けられているのが望ましい。している。
【０００８】
【作用】第１の電極と第２の電極とがそれぞれ１つの導
電層からなるので、第１の電極,第２の電極のチャネル
方向の寸法は、従来と異なり、導電層間の設計マージン
に制約されなくなる。したがって、転送チャネルの縮小
化が容易になって、集積度が高められる。なお、第３の
電極によって、第１の電極と第２の電極の境界直下のポ
テンシャルが制御される(後述)。
電層からなるので、第１の電極,第２の電極のチャネル
方向の寸法は、従来と異なり、導電層間の設計マージン
に制約されなくなる。したがって、転送チャネルの縮小
化が容易になって、集積度が高められる。なお、第３の
電極によって、第１の電極と第２の電極の境界直下のポ
テンシャルが制御される(後述)。
【０００９】また、上記半導体基板の上記第３の電極の
片側に相当する箇所に、電荷転送方向を定める不純物領
域が設けられている場合、信号電荷が円滑に一方向に転
送される。なお、この不純物領域は、上記第３の電極を
マスクとして、イオン注入により自己整合的に形成され
る。
片側に相当する箇所に、電荷転送方向を定める不純物領
域が設けられている場合、信号電荷が円滑に一方向に転
送される。なお、この不純物領域は、上記第３の電極を
マスクとして、イオン注入により自己整合的に形成され
る。
【００１０】
【実施例】以下、この発明の電荷結合素子(ＣＣＤ)を実
施例により詳細に説明する。
施例により詳細に説明する。
【００１１】図１(a)に示すように、このＣＣＤは、半
導体基板５０上に、２相クロック(駆動信号)φ1,φ2が
印加される第１の電極６１と第２の電極６２とを交互に
有している。上記第１の電極６１と第２の電極６２はそ
れぞれ１つの導電層からなっている。すなわち、１ビッ
トは、第１の電極６１,第２の電極６２の２つのゲート
で構成されている。また、半導体基板５０上で第１の電
極６１と第２の電極６２との境界の直下に、第３の電極
６３が設けられている。
導体基板５０上に、２相クロック(駆動信号)φ1,φ2が
印加される第１の電極６１と第２の電極６２とを交互に
有している。上記第１の電極６１と第２の電極６２はそ
れぞれ１つの導電層からなっている。すなわち、１ビッ
トは、第１の電極６１,第２の電極６２の２つのゲート
で構成されている。また、半導体基板５０上で第１の電
極６１と第２の電極６２との境界の直下に、第３の電極
６３が設けられている。
【００１２】このＣＣＤは次のようにして作製される。 まず、半導体基板５０上にゲート絶縁膜５１を形成
し、続いて、第３の電極６３を設ける。 次に、第３の電極６３の片側に、この第３の電極６３
をマスクとして自己整合的にイオン注入を行う。これに
より、半導体基板５０の表面に、電荷の転送方向を定め
る転送領域(不純物領域)８２を形成する。この転送領域
８２によって、信号電荷を一方向に容易に転送すること
ができる。なお、転送領域８２の隙間は蓄積領域８１と
なる(ただし、第３の電極６３の直下を除く。)。 次に、中間絶縁膜５２を形成した後、上記第３の電極
６３,６３の隙間に１つ置きに、１つの導電層からなる
第１の電極６１を形成する。このとき、図３(a)に示す
ように、第１の電極６１の端部は第３の電極６３に重な
るようにする。したがって、第３の電極６３のチャネル
方向の寸法は、２Δ1以上あれば良いことになる。 次に、図１(a)に示すように、中間絶縁膜５３を形成
した後、第１の電極６１に覆われず残っている第３の電
極６３の隙間に、１つの導電層からなる第２の電極６２
を形成する。 最後に保護層５４を設ける。
し、続いて、第３の電極６３を設ける。 次に、第３の電極６３の片側に、この第３の電極６３
をマスクとして自己整合的にイオン注入を行う。これに
より、半導体基板５０の表面に、電荷の転送方向を定め
る転送領域(不純物領域)８２を形成する。この転送領域
８２によって、信号電荷を一方向に容易に転送すること
ができる。なお、転送領域８２の隙間は蓄積領域８１と
なる(ただし、第３の電極６３の直下を除く。)。 次に、中間絶縁膜５２を形成した後、上記第３の電極
６３,６３の隙間に１つ置きに、１つの導電層からなる
第１の電極６１を形成する。このとき、図３(a)に示す
ように、第１の電極６１の端部は第３の電極６３に重な
るようにする。したがって、第３の電極６３のチャネル
方向の寸法は、２Δ1以上あれば良いことになる。 次に、図１(a)に示すように、中間絶縁膜５３を形成
した後、第１の電極６１に覆われず残っている第３の電
極６３の隙間に、１つの導電層からなる第２の電極６２
を形成する。 最後に保護層５４を設ける。
【００１３】このように、このＣＣＤは、第１の電極６
１と第２の電極６２とがそれぞれ１つの導電層からなる
ので、第１の電極６１,第２の電極６２のチャネル方向
の寸法は、従来と異なり、導電層間の設計マージンに制
約されなくなる。したがって、転送チャネルを容易に縮
小でき、集積度を高めることができる。
１と第２の電極６２とがそれぞれ１つの導電層からなる
ので、第１の電極６１,第２の電極６２のチャネル方向
の寸法は、従来と異なり、導電層間の設計マージンに制
約されなくなる。したがって、転送チャネルを容易に縮
小でき、集積度を高めることができる。
【００１４】動作時には、図１(b)に示すように、第１
の電極６１,第２の電極６２に２相クロックφ1,φ2をそ
れぞれ印加する。また、第３の電極６３には直流電圧を
印加して、その直下のポテンシャルを制御する。この直
流電圧は、例えば信号電荷が電子である場合、低電圧印
加にある蓄積領域８１のポテンシャルよりも深く、か
つ、高電圧印加にある転送領域８２のポテンシャルより
も浅くなるように設定する。
の電極６１,第２の電極６２に２相クロックφ1,φ2をそ
れぞれ印加する。また、第３の電極６３には直流電圧を
印加して、その直下のポテンシャルを制御する。この直
流電圧は、例えば信号電荷が電子である場合、低電圧印
加にある蓄積領域８１のポテンシャルよりも深く、か
つ、高電圧印加にある転送領域８２のポテンシャルより
も浅くなるように設定する。
【００１５】この状態で、第１の電極６１直下の蓄積領
域８１に蓄積された電子(信号電荷)は、第１の電極６１
に加わったクロックパルスの立ち下がりにより、第３の
電極６３直下を通って、第２の電極６２直下の転送領域
８２から蓄積領域８１に転送される。このようにして、
次々と信号電荷が転送される。従来は１ビット当たり４
つのゲートが存在したが、この例では１ビット当たり２
つのゲートとなっているので、高速に転送を行うことが
できる。
域８１に蓄積された電子(信号電荷)は、第１の電極６１
に加わったクロックパルスの立ち下がりにより、第３の
電極６３直下を通って、第２の電極６２直下の転送領域
８２から蓄積領域８１に転送される。このようにして、
次々と信号電荷が転送される。従来は１ビット当たり４
つのゲートが存在したが、この例では１ビット当たり２
つのゲートとなっているので、高速に転送を行うことが
できる。
【００１６】図２は、この発明のＣＣＤを、インターラ
イン型イメージセンサの垂直転送チャネルに適用したと
きのパターンレイアウトを示している。図中、実線が第
３の電極６３のパターン、破線が第１の電極６１のパタ
ーン、１点鎖線が第２の電極６２のパターンをそれぞれ
示している。９０は光電変換素子(フォトダイオード)で
ある。このイメージセンサでは、第１の電極６１と第２
の電極６２とが１ビットを構成しているので、これらの
パターンに囲まれた領域にある光電変換素子９０につい
て、それぞれ個別の転送を行うことができる。したがっ
て、全画素の読み出しを行うことができる。なお、第３
の電極６３のうち垂直転送チャネルに平行な部分６３a
は、画素分離領域としても良く、または、信号読み出し
ゲート(垂直ＣＣＤの非転送期間にパルスを加える)とし
ても良い。
イン型イメージセンサの垂直転送チャネルに適用したと
きのパターンレイアウトを示している。図中、実線が第
３の電極６３のパターン、破線が第１の電極６１のパタ
ーン、１点鎖線が第２の電極６２のパターンをそれぞれ
示している。９０は光電変換素子(フォトダイオード)で
ある。このイメージセンサでは、第１の電極６１と第２
の電極６２とが１ビットを構成しているので、これらの
パターンに囲まれた領域にある光電変換素子９０につい
て、それぞれ個別の転送を行うことができる。したがっ
て、全画素の読み出しを行うことができる。なお、第３
の電極６３のうち垂直転送チャネルに平行な部分６３a
は、画素分離領域としても良く、または、信号読み出し
ゲート(垂直ＣＣＤの非転送期間にパルスを加える)とし
ても良い。
【００１７】
【発明の効果】以上より明らかなように、この発明の電
荷結合素子は、半導体基板上に、２相駆動信号が印加さ
れる第１の電極と第２の電極とを交互に有する電荷結合
素子において、上記第１の電極と第２の電極をそれぞれ
１つの導電層で構成しているので、従来と異なり、導電
層間の設計マージンに制約されなくなる。したがって、
転送チャネルを容易に縮小でき、集積度を高めることが
できる。なお、第３の電極によって、第１の電極と第２
の電極の境界直下のポテンシャルを制御でき、転送を円
滑に行うことができる。
荷結合素子は、半導体基板上に、２相駆動信号が印加さ
れる第１の電極と第２の電極とを交互に有する電荷結合
素子において、上記第１の電極と第２の電極をそれぞれ
１つの導電層で構成しているので、従来と異なり、導電
層間の設計マージンに制約されなくなる。したがって、
転送チャネルを容易に縮小でき、集積度を高めることが
できる。なお、第３の電極によって、第１の電極と第２
の電極の境界直下のポテンシャルを制御でき、転送を円
滑に行うことができる。
【００１８】また、上記半導体基板の上記第３の電極の
片側に相当する箇所に、電荷転送方向を定める不純物領
域が設けられている場合、信号電荷を円滑に一方向に転
送することができる。
片側に相当する箇所に、電荷転送方向を定める不純物領
域が設けられている場合、信号電荷を円滑に一方向に転
送することができる。
【図１】 この発明の一実施例のＣＣＤの断面構造およ
び動作時のポテンシャル分布を示す図である。
び動作時のポテンシャル分布を示す図である。
【図２】 上記ＣＣＤをインターライン型イメージセン
サの垂直転送チャネルに適用したときのパターンレイア
ウトを示す図である。
サの垂直転送チャネルに適用したときのパターンレイア
ウトを示す図である。
【図３】 転送電極のデザインルールを説明する図であ
る。
る。
【図４】 従来のＣＣＤの断面構造および動作時のポテ
ンシャル分布を示す図である。
ンシャル分布を示す図である。
【図５】 ＣＣＤが応用されるデバイスを説明する図で
ある。
ある。
５０ 半導体基板 ５１ ゲート絶縁膜 ５２,５３ 中間絶縁膜 ５４ 保護膜 ６１ 第１の電極 ６２ 第２の電極 ６３ 第３の電極 ８１ 蓄積領域 ８２ 転送領域
Claims (2)
- 【請求項１】 半導体基板上に、２相駆動信号が印加さ
れる第１の電極と第２の電極とを交互に有する電荷結合
素子において、 上記第１の電極と第２の電極はそれぞれ１つの導電層か
らなり、 上記半導体基板上で上記第１の電極と第２の電極との境
界の直下に、チャネル方向に所定の寸法を有し、所定の
電位が与えられる第３の電極を備えたことを特徴とする
電荷結合素子。 - 【請求項２】 上記半導体基板の上記第３の電極の片側
に相当する箇所に、電荷転送方向を定める不純物領域が
設けられていることを特徴とする請求項１に記載の電荷
結合素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4120356A JP2892547B2 (ja) | 1992-05-13 | 1992-05-13 | 電荷結合素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4120356A JP2892547B2 (ja) | 1992-05-13 | 1992-05-13 | 電荷結合素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05315585A true JPH05315585A (ja) | 1993-11-26 |
| JP2892547B2 JP2892547B2 (ja) | 1999-05-17 |
Family
ID=14784191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4120356A Expired - Fee Related JP2892547B2 (ja) | 1992-05-13 | 1992-05-13 | 電荷結合素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2892547B2 (ja) |
-
1992
- 1992-05-13 JP JP4120356A patent/JP2892547B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2892547B2 (ja) | 1999-05-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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