JPH05315585A - 電荷結合素子 - Google Patents
電荷結合素子Info
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- JPH05315585A JPH05315585A JP4120356A JP12035692A JPH05315585A JP H05315585 A JPH05315585 A JP H05315585A JP 4120356 A JP4120356 A JP 4120356A JP 12035692 A JP12035692 A JP 12035692A JP H05315585 A JPH05315585 A JP H05315585A
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- JP
- Japan
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- charge
- electrodes
- semiconductor substrate
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Abstract
(57)【要約】
【目的】 集積度を高めることができる電荷結合素子
(CCD)を提供する。 【構成】 半導体基板50上に、2相駆動信号φ1,φ2
が印加される第1の電極61と第2の電極62とを交互
に有する。第1の電極61と第2の電極62はそれぞれ
1つの導電層からなる。半導体基板50上で第1の電極
61と第2の電極62との境界の直下に、チャネル方向
に所定の寸法を有し、所定の電位が与えられる第3の電
極63を備える。
(CCD)を提供する。 【構成】 半導体基板50上に、2相駆動信号φ1,φ2
が印加される第1の電極61と第2の電極62とを交互
に有する。第1の電極61と第2の電極62はそれぞれ
1つの導電層からなる。半導体基板50上で第1の電極
61と第2の電極62との境界の直下に、チャネル方向
に所定の寸法を有し、所定の電位が与えられる第3の電
極63を備える。
Description
【0001】
【産業上の利用分野】この発明は電荷結合素子に関し、
より詳しくは、2相クロックで駆動されるゲートを有す
る電荷結合素子に関する。
より詳しくは、2相クロックで駆動されるゲートを有す
る電荷結合素子に関する。
【0002】
【従来の技術】近年、電荷結合素子(CCD)は、図5
(a)に示すような1次元イメージセンサ、同図(b)に示す
ような2次元イメージセンサ、同図(c)に示すようなシ
リアル・パラレル・シリアル(SPS)方式の遅延素子な
どに広く適用されている。同図(a),(b),(c)において、
2は光電変換素子、4はトランスファゲート、6はCC
Dを構成する垂直転送チャネル、8,18はCCDを構
成する水平転送チャネルを示している。また、16は入
力電圧を信号電荷に変換する信号入力部を示している。
これらの素子は、各転送チャネル6,8,18を通して図
中に矢印で示した向きに信号電荷を転送し、転送した信
号電荷を信号出力部12で電圧に変換して増幅器14を
通して出力する。
(a)に示すような1次元イメージセンサ、同図(b)に示す
ような2次元イメージセンサ、同図(c)に示すようなシ
リアル・パラレル・シリアル(SPS)方式の遅延素子な
どに広く適用されている。同図(a),(b),(c)において、
2は光電変換素子、4はトランスファゲート、6はCC
Dを構成する垂直転送チャネル、8,18はCCDを構
成する水平転送チャネルを示している。また、16は入
力電圧を信号電荷に変換する信号入力部を示している。
これらの素子は、各転送チャネル6,8,18を通して図
中に矢印で示した向きに信号電荷を転送し、転送した信
号電荷を信号出力部12で電圧に変換して増幅器14を
通して出力する。
【0003】この種のCCDは、図4(a)に示すよう
に、2相クロックφ1,φ2で駆動される構成のものが多
い。このCCDは、半導体基板30上に、チャネル方向
に所定のピッチで設けられた第1の導電層21と、この
第1の導電層21の隙間を覆い、かつ、第1の導電層2
1の端部に重なった状態に設けられた第2の導電層22
を有している。上記第1の導電層21と第2の導電層2
2の隣り合うものを1組として、クロックφ1が印加さ
れる第1の電極41と、クロックφ2が印加される第2
の電極42とがそれぞれ交互に構成されている。すなわ
ち、1ビットが2層×2相の4つのゲートで構成されて
いる。転送効率や取り扱い電荷量の観点から、第1の導
電層21のチャネル方向の長さは1/2ビット長に設定
されている。なお、第2の導電層22の直下には、イオ
ン注入により、第1の導電層21をマスクとして自己整
合的に転送領域32が形成されている。31はゲート絶
縁膜、33は中間絶縁膜、34は保護膜である。動作時
には、半導体基板30内のポテンシャルは、同図(b)に
示すように、2相クロックφ1,φ2によって制御され
る。これにより、転送チャネルに沿って(図中、左から
右へ)信号電荷が転送される。
に、2相クロックφ1,φ2で駆動される構成のものが多
い。このCCDは、半導体基板30上に、チャネル方向
に所定のピッチで設けられた第1の導電層21と、この
第1の導電層21の隙間を覆い、かつ、第1の導電層2
1の端部に重なった状態に設けられた第2の導電層22
を有している。上記第1の導電層21と第2の導電層2
2の隣り合うものを1組として、クロックφ1が印加さ
れる第1の電極41と、クロックφ2が印加される第2
の電極42とがそれぞれ交互に構成されている。すなわ
ち、1ビットが2層×2相の4つのゲートで構成されて
いる。転送効率や取り扱い電荷量の観点から、第1の導
電層21のチャネル方向の長さは1/2ビット長に設定
されている。なお、第2の導電層22の直下には、イオ
ン注入により、第1の導電層21をマスクとして自己整
合的に転送領域32が形成されている。31はゲート絶
縁膜、33は中間絶縁膜、34は保護膜である。動作時
には、半導体基板30内のポテンシャルは、同図(b)に
示すように、2相クロックφ1,φ2によって制御され
る。これにより、転送チャネルに沿って(図中、左から
右へ)信号電荷が転送される。
【0004】
【発明が解決しようとする課題】ところで、イメージセ
ンサなどを高密度化,高精細化するために、CCDを縮
小することが望まれている。しかしながら、上記従来の
CCDでは、図3(b)に示すように、第1の電極41,第
2の電極42を設計するに当たって、第1の導電層21
と第2の導電層22とのオーバーラップマージンΔ
1と、第2の導電層22,22の間の加工上のギャップマ
ージンΔ2とを確保しなければならない。すなわち、第
1の導電層21のチャネル方向の寸法として、換言すれ
ば1/2ビット長当たり、少なくとも(2Δ1+Δ2)が必
要となる。このため、従来のCCDは、集積度を高める
ことができないという問題があった。
ンサなどを高密度化,高精細化するために、CCDを縮
小することが望まれている。しかしながら、上記従来の
CCDでは、図3(b)に示すように、第1の電極41,第
2の電極42を設計するに当たって、第1の導電層21
と第2の導電層22とのオーバーラップマージンΔ
1と、第2の導電層22,22の間の加工上のギャップマ
ージンΔ2とを確保しなければならない。すなわち、第
1の導電層21のチャネル方向の寸法として、換言すれ
ば1/2ビット長当たり、少なくとも(2Δ1+Δ2)が必
要となる。このため、従来のCCDは、集積度を高める
ことができないという問題があった。
【0005】そこで、この発明の目的は、集積度を高め
ることができる電荷結合素子(CCD)を提供することに
ある。
ることができる電荷結合素子(CCD)を提供することに
ある。
【0006】
【課題を解決するための手段】上記目的を達成するた
め、この発明は、半導体基板上に、2相駆動信号が印加
される第1の電極と第2の電極とを交互に有する電荷結
合素子において、上記第1の電極と第2の電極はそれぞ
れ1つの導電層からなり、上記半導体基板上で上記第1
の電極と第2の電極との境界の直下に、チャネル方向に
所定の寸法を有し、所定の電位が与えられる第3の電極
を備えたことを特徴としている。
め、この発明は、半導体基板上に、2相駆動信号が印加
される第1の電極と第2の電極とを交互に有する電荷結
合素子において、上記第1の電極と第2の電極はそれぞ
れ1つの導電層からなり、上記半導体基板上で上記第1
の電極と第2の電極との境界の直下に、チャネル方向に
所定の寸法を有し、所定の電位が与えられる第3の電極
を備えたことを特徴としている。
【0007】また、上記半導体基板の上記第3の電極の
片側に相当する箇所に、電荷転送方向を定める不純物領
域が設けられているのが望ましい。している。
片側に相当する箇所に、電荷転送方向を定める不純物領
域が設けられているのが望ましい。している。
【0008】
【作用】第1の電極と第2の電極とがそれぞれ1つの導
電層からなるので、第1の電極,第2の電極のチャネル
方向の寸法は、従来と異なり、導電層間の設計マージン
に制約されなくなる。したがって、転送チャネルの縮小
化が容易になって、集積度が高められる。なお、第3の
電極によって、第1の電極と第2の電極の境界直下のポ
テンシャルが制御される(後述)。
電層からなるので、第1の電極,第2の電極のチャネル
方向の寸法は、従来と異なり、導電層間の設計マージン
に制約されなくなる。したがって、転送チャネルの縮小
化が容易になって、集積度が高められる。なお、第3の
電極によって、第1の電極と第2の電極の境界直下のポ
テンシャルが制御される(後述)。
【0009】また、上記半導体基板の上記第3の電極の
片側に相当する箇所に、電荷転送方向を定める不純物領
域が設けられている場合、信号電荷が円滑に一方向に転
送される。なお、この不純物領域は、上記第3の電極を
マスクとして、イオン注入により自己整合的に形成され
る。
片側に相当する箇所に、電荷転送方向を定める不純物領
域が設けられている場合、信号電荷が円滑に一方向に転
送される。なお、この不純物領域は、上記第3の電極を
マスクとして、イオン注入により自己整合的に形成され
る。
【0010】
【実施例】以下、この発明の電荷結合素子(CCD)を実
施例により詳細に説明する。
施例により詳細に説明する。
【0011】図1(a)に示すように、このCCDは、半
導体基板50上に、2相クロック(駆動信号)φ1,φ2が
印加される第1の電極61と第2の電極62とを交互に
有している。上記第1の電極61と第2の電極62はそ
れぞれ1つの導電層からなっている。すなわち、1ビッ
トは、第1の電極61,第2の電極62の2つのゲート
で構成されている。また、半導体基板50上で第1の電
極61と第2の電極62との境界の直下に、第3の電極
63が設けられている。
導体基板50上に、2相クロック(駆動信号)φ1,φ2が
印加される第1の電極61と第2の電極62とを交互に
有している。上記第1の電極61と第2の電極62はそ
れぞれ1つの導電層からなっている。すなわち、1ビッ
トは、第1の電極61,第2の電極62の2つのゲート
で構成されている。また、半導体基板50上で第1の電
極61と第2の電極62との境界の直下に、第3の電極
63が設けられている。
【0012】このCCDは次のようにして作製される。 まず、半導体基板50上にゲート絶縁膜51を形成
し、続いて、第3の電極63を設ける。 次に、第3の電極63の片側に、この第3の電極63
をマスクとして自己整合的にイオン注入を行う。これに
より、半導体基板50の表面に、電荷の転送方向を定め
る転送領域(不純物領域)82を形成する。この転送領域
82によって、信号電荷を一方向に容易に転送すること
ができる。なお、転送領域82の隙間は蓄積領域81と
なる(ただし、第3の電極63の直下を除く。)。 次に、中間絶縁膜52を形成した後、上記第3の電極
63,63の隙間に1つ置きに、1つの導電層からなる
第1の電極61を形成する。このとき、図3(a)に示す
ように、第1の電極61の端部は第3の電極63に重な
るようにする。したがって、第3の電極63のチャネル
方向の寸法は、2Δ1以上あれば良いことになる。 次に、図1(a)に示すように、中間絶縁膜53を形成
した後、第1の電極61に覆われず残っている第3の電
極63の隙間に、1つの導電層からなる第2の電極62
を形成する。 最後に保護層54を設ける。
し、続いて、第3の電極63を設ける。 次に、第3の電極63の片側に、この第3の電極63
をマスクとして自己整合的にイオン注入を行う。これに
より、半導体基板50の表面に、電荷の転送方向を定め
る転送領域(不純物領域)82を形成する。この転送領域
82によって、信号電荷を一方向に容易に転送すること
ができる。なお、転送領域82の隙間は蓄積領域81と
なる(ただし、第3の電極63の直下を除く。)。 次に、中間絶縁膜52を形成した後、上記第3の電極
63,63の隙間に1つ置きに、1つの導電層からなる
第1の電極61を形成する。このとき、図3(a)に示す
ように、第1の電極61の端部は第3の電極63に重な
るようにする。したがって、第3の電極63のチャネル
方向の寸法は、2Δ1以上あれば良いことになる。 次に、図1(a)に示すように、中間絶縁膜53を形成
した後、第1の電極61に覆われず残っている第3の電
極63の隙間に、1つの導電層からなる第2の電極62
を形成する。 最後に保護層54を設ける。
【0013】このように、このCCDは、第1の電極6
1と第2の電極62とがそれぞれ1つの導電層からなる
ので、第1の電極61,第2の電極62のチャネル方向
の寸法は、従来と異なり、導電層間の設計マージンに制
約されなくなる。したがって、転送チャネルを容易に縮
小でき、集積度を高めることができる。
1と第2の電極62とがそれぞれ1つの導電層からなる
ので、第1の電極61,第2の電極62のチャネル方向
の寸法は、従来と異なり、導電層間の設計マージンに制
約されなくなる。したがって、転送チャネルを容易に縮
小でき、集積度を高めることができる。
【0014】動作時には、図1(b)に示すように、第1
の電極61,第2の電極62に2相クロックφ1,φ2をそ
れぞれ印加する。また、第3の電極63には直流電圧を
印加して、その直下のポテンシャルを制御する。この直
流電圧は、例えば信号電荷が電子である場合、低電圧印
加にある蓄積領域81のポテンシャルよりも深く、か
つ、高電圧印加にある転送領域82のポテンシャルより
も浅くなるように設定する。
の電極61,第2の電極62に2相クロックφ1,φ2をそ
れぞれ印加する。また、第3の電極63には直流電圧を
印加して、その直下のポテンシャルを制御する。この直
流電圧は、例えば信号電荷が電子である場合、低電圧印
加にある蓄積領域81のポテンシャルよりも深く、か
つ、高電圧印加にある転送領域82のポテンシャルより
も浅くなるように設定する。
【0015】この状態で、第1の電極61直下の蓄積領
域81に蓄積された電子(信号電荷)は、第1の電極61
に加わったクロックパルスの立ち下がりにより、第3の
電極63直下を通って、第2の電極62直下の転送領域
82から蓄積領域81に転送される。このようにして、
次々と信号電荷が転送される。従来は1ビット当たり4
つのゲートが存在したが、この例では1ビット当たり2
つのゲートとなっているので、高速に転送を行うことが
できる。
域81に蓄積された電子(信号電荷)は、第1の電極61
に加わったクロックパルスの立ち下がりにより、第3の
電極63直下を通って、第2の電極62直下の転送領域
82から蓄積領域81に転送される。このようにして、
次々と信号電荷が転送される。従来は1ビット当たり4
つのゲートが存在したが、この例では1ビット当たり2
つのゲートとなっているので、高速に転送を行うことが
できる。
【0016】図2は、この発明のCCDを、インターラ
イン型イメージセンサの垂直転送チャネルに適用したと
きのパターンレイアウトを示している。図中、実線が第
3の電極63のパターン、破線が第1の電極61のパタ
ーン、1点鎖線が第2の電極62のパターンをそれぞれ
示している。90は光電変換素子(フォトダイオード)で
ある。このイメージセンサでは、第1の電極61と第2
の電極62とが1ビットを構成しているので、これらの
パターンに囲まれた領域にある光電変換素子90につい
て、それぞれ個別の転送を行うことができる。したがっ
て、全画素の読み出しを行うことができる。なお、第3
の電極63のうち垂直転送チャネルに平行な部分63a
は、画素分離領域としても良く、または、信号読み出し
ゲート(垂直CCDの非転送期間にパルスを加える)とし
ても良い。
イン型イメージセンサの垂直転送チャネルに適用したと
きのパターンレイアウトを示している。図中、実線が第
3の電極63のパターン、破線が第1の電極61のパタ
ーン、1点鎖線が第2の電極62のパターンをそれぞれ
示している。90は光電変換素子(フォトダイオード)で
ある。このイメージセンサでは、第1の電極61と第2
の電極62とが1ビットを構成しているので、これらの
パターンに囲まれた領域にある光電変換素子90につい
て、それぞれ個別の転送を行うことができる。したがっ
て、全画素の読み出しを行うことができる。なお、第3
の電極63のうち垂直転送チャネルに平行な部分63a
は、画素分離領域としても良く、または、信号読み出し
ゲート(垂直CCDの非転送期間にパルスを加える)とし
ても良い。
【0017】
【発明の効果】以上より明らかなように、この発明の電
荷結合素子は、半導体基板上に、2相駆動信号が印加さ
れる第1の電極と第2の電極とを交互に有する電荷結合
素子において、上記第1の電極と第2の電極をそれぞれ
1つの導電層で構成しているので、従来と異なり、導電
層間の設計マージンに制約されなくなる。したがって、
転送チャネルを容易に縮小でき、集積度を高めることが
できる。なお、第3の電極によって、第1の電極と第2
の電極の境界直下のポテンシャルを制御でき、転送を円
滑に行うことができる。
荷結合素子は、半導体基板上に、2相駆動信号が印加さ
れる第1の電極と第2の電極とを交互に有する電荷結合
素子において、上記第1の電極と第2の電極をそれぞれ
1つの導電層で構成しているので、従来と異なり、導電
層間の設計マージンに制約されなくなる。したがって、
転送チャネルを容易に縮小でき、集積度を高めることが
できる。なお、第3の電極によって、第1の電極と第2
の電極の境界直下のポテンシャルを制御でき、転送を円
滑に行うことができる。
【0018】また、上記半導体基板の上記第3の電極の
片側に相当する箇所に、電荷転送方向を定める不純物領
域が設けられている場合、信号電荷を円滑に一方向に転
送することができる。
片側に相当する箇所に、電荷転送方向を定める不純物領
域が設けられている場合、信号電荷を円滑に一方向に転
送することができる。
【図1】 この発明の一実施例のCCDの断面構造およ
び動作時のポテンシャル分布を示す図である。
び動作時のポテンシャル分布を示す図である。
【図2】 上記CCDをインターライン型イメージセン
サの垂直転送チャネルに適用したときのパターンレイア
ウトを示す図である。
サの垂直転送チャネルに適用したときのパターンレイア
ウトを示す図である。
【図3】 転送電極のデザインルールを説明する図であ
る。
る。
【図4】 従来のCCDの断面構造および動作時のポテ
ンシャル分布を示す図である。
ンシャル分布を示す図である。
【図5】 CCDが応用されるデバイスを説明する図で
ある。
ある。
50 半導体基板 51 ゲート絶縁膜 52,53 中間絶縁膜 54 保護膜 61 第1の電極 62 第2の電極 63 第3の電極 81 蓄積領域 82 転送領域
Claims (2)
- 【請求項1】 半導体基板上に、2相駆動信号が印加さ
れる第1の電極と第2の電極とを交互に有する電荷結合
素子において、 上記第1の電極と第2の電極はそれぞれ1つの導電層か
らなり、 上記半導体基板上で上記第1の電極と第2の電極との境
界の直下に、チャネル方向に所定の寸法を有し、所定の
電位が与えられる第3の電極を備えたことを特徴とする
電荷結合素子。 - 【請求項2】 上記半導体基板の上記第3の電極の片側
に相当する箇所に、電荷転送方向を定める不純物領域が
設けられていることを特徴とする請求項1に記載の電荷
結合素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4120356A JP2892547B2 (ja) | 1992-05-13 | 1992-05-13 | 電荷結合素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4120356A JP2892547B2 (ja) | 1992-05-13 | 1992-05-13 | 電荷結合素子 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05315585A true JPH05315585A (ja) | 1993-11-26 |
JP2892547B2 JP2892547B2 (ja) | 1999-05-17 |
Family
ID=14784191
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4120356A Expired - Fee Related JP2892547B2 (ja) | 1992-05-13 | 1992-05-13 | 電荷結合素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2892547B2 (ja) |
-
1992
- 1992-05-13 JP JP4120356A patent/JP2892547B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2892547B2 (ja) | 1999-05-17 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |