JPH01300561A - 電荷結合素子 - Google Patents
電荷結合素子Info
- Publication number
- JPH01300561A JPH01300561A JP63130878A JP13087888A JPH01300561A JP H01300561 A JPH01300561 A JP H01300561A JP 63130878 A JP63130878 A JP 63130878A JP 13087888 A JP13087888 A JP 13087888A JP H01300561 A JPH01300561 A JP H01300561A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- transfer
- potential
- horizontal
- charge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 239000012535 impurity Substances 0.000 claims abstract description 10
- 238000001444 catalytic combustion detection Methods 0.000 description 28
- 238000010586 diagram Methods 0.000 description 8
- 230000007547 defect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005036 potential barrier Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 241000276457 Gadidae Species 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、並列に入力された電荷を直列に振シ分けて出
力する電荷結合素子(以下CCDという)に関するもの
である。
力する電荷結合素子(以下CCDという)に関するもの
である。
近年、アナログメモリ、固体撮像素子、遅延線などK
CDDを用いたものが盛んに開発されている。
CDDを用いたものが盛んに開発されている。
これらの素子は、小さなチップ上にいかに多くの段数を
持ったCDDを組み込むかが設計上の課題であシ、特に
転送する電荷を並列に入力して直列に出力する、いわゆ
るパラレルシリアル変換部ol造が高集積化にあたって
の問題点となっていた。
持ったCDDを組み込むかが設計上の課題であシ、特に
転送する電荷を並列に入力して直列に出力する、いわゆ
るパラレルシリアル変換部ol造が高集積化にあたって
の問題点となっていた。
この問題を解決するために最近、直列転送用CCD(以
下シリアルCODという)を複数本設け、シリアルca
nのピッチを緩和し高集積化を図った構造が提案されて
いる。第8図はこの構造をインターライン転送方式固体
撮像素子に適用したCCDの平面図である。一般に固体
撮像素子では、シリアルCCDを水平CCD 、パラレ
ル転送用CCDを垂直CCDと呼ぶので以下の説明にお
いてはこの名称を用いる。また、CCDの種類は全て埋
め込みチャネル型とする。図において、1は2次元状に
配列されたフォトダイオード、2は垂直CODチャネル
3にフォトダイオード1から電荷を転送するだめの転送
ゲート、4は垂直CODチャネル3の最終電極であシ、
端子φVLK接続されている。垂直CODチャネル3に
は最終電極4以外に転送電極が設けられているがこの図
では省略している。5は第1の水平チャネルにあたる水
平CODチャネル、6は第2の水平チャネルにあたる水
平CODチャネル、7〜10は水平CCDの転送電極で
あシ、電極7,8、電極9.10は各々端子H1,H2
に接続されている。
下シリアルCODという)を複数本設け、シリアルca
nのピッチを緩和し高集積化を図った構造が提案されて
いる。第8図はこの構造をインターライン転送方式固体
撮像素子に適用したCCDの平面図である。一般に固体
撮像素子では、シリアルCCDを水平CCD 、パラレ
ル転送用CCDを垂直CCDと呼ぶので以下の説明にお
いてはこの名称を用いる。また、CCDの種類は全て埋
め込みチャネル型とする。図において、1は2次元状に
配列されたフォトダイオード、2は垂直CODチャネル
3にフォトダイオード1から電荷を転送するだめの転送
ゲート、4は垂直CODチャネル3の最終電極であシ、
端子φVLK接続されている。垂直CODチャネル3に
は最終電極4以外に転送電極が設けられているがこの図
では省略している。5は第1の水平チャネルにあたる水
平CODチャネル、6は第2の水平チャネルにあたる水
平CODチャネル、7〜10は水平CCDの転送電極で
あシ、電極7,8、電極9.10は各々端子H1,H2
に接続されている。
また、電極8,10下のポテンシャルは電極7゜9のそ
れより浅く設定されておシ、この水平CODチャネル5
,6はいわゆる2相駆動方式のCODを形成している。
れより浅く設定されておシ、この水平CODチャネル5
,6はいわゆる2相駆動方式のCODを形成している。
11は水平CODチャネル5から水平CCDチャネル6
への電荷転送を制御するための制御ゲート電極、15は
制御ゲート電極11下層の転送チャネルを示している。
への電荷転送を制御するための制御ゲート電極、15は
制御ゲート電極11下層の転送チャネルを示している。
なお、制御ゲート電極11は端子HTに接続されている
。第8図に示した固体撮像素子の例では垂直CCDチャ
ネル3から転送されてきた電荷を1列おきに水平CCD
チャネル5,6に振多分けることによシ、水平CCDの
ピッチPcを画素ピッチPgの2倍とし、画素数増加に
ともなう水平CCDピッチの減少を緩和している。
。第8図に示した固体撮像素子の例では垂直CCDチャ
ネル3から転送されてきた電荷を1列おきに水平CCD
チャネル5,6に振多分けることによシ、水平CCDの
ピッチPcを画素ピッチPgの2倍とし、画素数増加に
ともなう水平CCDピッチの減少を緩和している。
次にこの電荷の振り分は動作を第9図及び第10図を用
いて説明する。第9図は電荷の振り分は時に第8図の各
端子に印加するクロックパルスのタイムチャートを示し
たもので、同図(息)〜(d)のパルスは各々端子φV
L I H1+ HT + H2に印加される。
いて説明する。第9図は電荷の振り分は時に第8図の各
端子に印加するクロックパルスのタイムチャートを示し
たもので、同図(息)〜(d)のパルスは各々端子φV
L I H1+ HT + H2に印加される。
また、第10図は第8図のX−X断面の各時刻における
ポテンシャルの変化と信号電荷(図中斜線で表示)の動
きとを模式的に示した説明図である。
ポテンシャルの変化と信号電荷(図中斜線で表示)の動
きとを模式的に示した説明図である。
さて、時刻t!において各端子φvLr Hl r H
2に印加されたクロックパルスは全てrHJレベルとな
夛、垂直CCDチャネル3から水平CODチャネル5の
電極7.9下に電荷が転送される。これらの電荷は、電
極8,10で形成されるポテンシャルバリアのため、水
平CODチャネル5の中で分離状態となる。次に、時刻
t2になると端子HTが「H」レベルとな夛、水平CC
Dチャネル5の電極9に転送された電荷が制御ゲート電
極11下の転送チャネル15に転送される。続いて、時
刻t3には端子H1,H2がrLJレベルとなシ、この
電荷が制御ゲート電極11下に保持される。そして、時
刻tiKなると再び端子H1が「H」レベルとなシ、制
御ゲート11下の転送チャネル15内の電荷は水平CO
Dチャネル6の電極7下に転送され、時刻t5にはその
転送が完了する。この間、水平CCDチャネル5の電極
7下に転送された電荷は、その場所から移動しない。
2に印加されたクロックパルスは全てrHJレベルとな
夛、垂直CCDチャネル3から水平CODチャネル5の
電極7.9下に電荷が転送される。これらの電荷は、電
極8,10で形成されるポテンシャルバリアのため、水
平CODチャネル5の中で分離状態となる。次に、時刻
t2になると端子HTが「H」レベルとな夛、水平CC
Dチャネル5の電極9に転送された電荷が制御ゲート電
極11下の転送チャネル15に転送される。続いて、時
刻t3には端子H1,H2がrLJレベルとなシ、この
電荷が制御ゲート電極11下に保持される。そして、時
刻tiKなると再び端子H1が「H」レベルとなシ、制
御ゲート11下の転送チャネル15内の電荷は水平CO
Dチャネル6の電極7下に転送され、時刻t5にはその
転送が完了する。この間、水平CCDチャネル5の電極
7下に転送された電荷は、その場所から移動しない。
このように、垂直CODチャネル3から転送されてくる
電極を1列おきに水平CCDチャネル5.6の電極7下
へ振シ分けることができる。
電極を1列おきに水平CCDチャネル5.6の電極7下
へ振シ分けることができる。
なお、転送が完了した電荷は、時刻t6以降に水平CC
Dチャネル5.6の電極に印加される2相クロツクによ
り、第8図に示す水平CCDチャネル5.6を左方向に
転送され出力部(図示せず)から出力される。
Dチャネル5.6の電極に印加される2相クロツクによ
り、第8図に示す水平CCDチャネル5.6を左方向に
転送され出力部(図示せず)から出力される。
従来、第8図に示す電極7〜11を形成する手順は次の
ように行なわれていた。即ち、制御ゲート電極11を形
成し、その後電極7,9を形成する。次に、水平CCD
チャネル5,6におけるチャネル領域内にポテンシャル
を浅く設定するためのイオン注入を電極7,9に対しセ
ルファラインで行なう。そして、最後に電極8,10を
形成する。
ように行なわれていた。即ち、制御ゲート電極11を形
成し、その後電極7,9を形成する。次に、水平CCD
チャネル5,6におけるチャネル領域内にポテンシャル
を浅く設定するためのイオン注入を電極7,9に対しセ
ルファラインで行なう。そして、最後に電極8,10を
形成する。
従って、制御ゲート電極11、電極7,9、電極8.1
0、における3層電極構造となっていた。
0、における3層電極構造となっていた。
このため、制御ゲート電極11と電極7〜10とが直交
する領域では電極相互の段差が大きくガり断線等の不良
が発生し、電極7〜10の形成時にCCDの歩留シを下
げる要因となっていた。
する領域では電極相互の段差が大きくガり断線等の不良
が発生し、電極7〜10の形成時にCCDの歩留シを下
げる要因となっていた。
本発明は、上記のような欠点を解消するためになされた
もので、制御ゲート電極11を省き、2層電極構造で水
平CCD間での電荷の振シ分けを可能とするCCDを得
ることを目的とする。
もので、制御ゲート電極11を省き、2層電極構造で水
平CCD間での電荷の振シ分けを可能とするCCDを得
ることを目的とする。
本発明に係るCCDは、転送方向に沿ってポテンシャル
の絶対値が高くなるように形成された転送チャネルとこ
の転送チャネルの上層に形成された半導体基板と同一導
電形及び同一電位の不純物層とを備えている。
の絶対値が高くなるように形成された転送チャネルとこ
の転送チャネルの上層に形成された半導体基板と同一導
電形及び同一電位の不純物層とを備えている。
転送チャネルは、その上層に形成された不純物層によシ
ビンニングポテンシャルを形成し、電荷が第1水平チヤ
ネルから第2水平チヤネルへ転送するのを制御する。
ビンニングポテンシャルを形成し、電荷が第1水平チヤ
ネルから第2水平チヤネルへ転送するのを制御する。
本発明の実施例を述べる前に表面チャネルピンニングに
ついて説明する。第5図(a) 、 (b)はゲート電
極に印加する電圧と埋め込みチャネル型COD (以下
、BCCDという)の深さ方向のノぐンドの関係を示し
た説明図である。また、第6図はゲート電圧と第5図の
バンドが示すポテンシャルの極小点との関係を示した特
性図である。
ついて説明する。第5図(a) 、 (b)はゲート電
極に印加する電圧と埋め込みチャネル型COD (以下
、BCCDという)の深さ方向のノぐンドの関係を示し
た説明図である。また、第6図はゲート電圧と第5図の
バンドが示すポテンシャルの極小点との関係を示した特
性図である。
さて、表面チャネルピンニングはBCCDに見られる特
徴的な現象である。BCCDは空乏化した埋込チャネル
層に作られるポテンシャル分布をゲート電極に印加する
クロックパルスによシ変化させ、それによって多数キャ
リアを転送する素子である。
徴的な現象である。BCCDは空乏化した埋込チャネル
層に作られるポテンシャル分布をゲート電極に印加する
クロックパルスによシ変化させ、それによって多数キャ
リアを転送する素子である。
第5図(、)はゲート電極に加える電圧Vcが0の場合
のBCODの深さ方向のバンドを示している。ECおよ
びEvはそれぞれ伝導帯2価電子帯の端を示しており、
EypはP形シリコン基板のフェルミ準位を示しており
、基板は接地しているためこの値はQVに相当する。な
お、ノ・ツチング部は電子の存在する領域を示している
。BCCDの埋込チャネル層は外部から完全に空乏化さ
れておシこの部分に存在するドナー形固定電荷によシバ
ンドは下方に曲げられてポテンシャルの極小点Fm1n
oが生じる。この極小値はゲート電圧Vaに依存し、こ
の依存性をグラフに示したのが第6図に示した直線であ
る。ゲート電圧vGを増せばこの極小値は増すが、ゲー
ト電圧Vcに負電圧を印加していくとあるゲート電圧V
p以下ではポテンシャル極小値Fm1npから変化しな
くなる。これはゲート電圧V。
のBCODの深さ方向のバンドを示している。ECおよ
びEvはそれぞれ伝導帯2価電子帯の端を示しており、
EypはP形シリコン基板のフェルミ準位を示しており
、基板は接地しているためこの値はQVに相当する。な
お、ノ・ツチング部は電子の存在する領域を示している
。BCCDの埋込チャネル層は外部から完全に空乏化さ
れておシこの部分に存在するドナー形固定電荷によシバ
ンドは下方に曲げられてポテンシャルの極小点Fm1n
oが生じる。この極小値はゲート電圧Vaに依存し、こ
の依存性をグラフに示したのが第6図に示した直線であ
る。ゲート電圧vGを増せばこの極小値は増すが、ゲー
ト電圧Vcに負電圧を印加していくとあるゲート電圧V
p以下ではポテンシャル極小値Fm1npから変化しな
くなる。これはゲート電圧V。
を負にもっていくと、ある電圧で第5図(b)で示した
ように酸化膜と埋込チャネル界面における埋込チャネル
の価電子帯の位置がP形基板中のそれと等しくなるため
である。したがって、これ以上ゲートに負電圧を印加し
てバンドを上方に曲げようとしても、埋込チャネルと酸
化膜界面にはBCCD周辺に存在するP形基板と同電位
のチャネルストップ層から正孔が補給され、バンドの曲
がシは固定される。これが表面チャネルピンニングとい
われる現象である。
ように酸化膜と埋込チャネル界面における埋込チャネル
の価電子帯の位置がP形基板中のそれと等しくなるため
である。したがって、これ以上ゲートに負電圧を印加し
てバンドを上方に曲げようとしても、埋込チャネルと酸
化膜界面にはBCCD周辺に存在するP形基板と同電位
のチャネルストップ層から正孔が補給され、バンドの曲
がシは固定される。これが表面チャネルピンニングとい
われる現象である。
表面チャネルピンニングは埋込チャネルのゲート電極側
の端が基板電位に固定されるために生じる現象であるか
ら、ゲート電極に負電圧を印加しなくてもN形埋込チャ
ネル層の表面にP形層を設け、この電位をP形基板と同
電位にすることによシ同じ現象を実現できる。すなわち
、このようにするとゲート電位Kかかわシなく、バンド
の曲がシは固定されているためゲート電極は不要となる
のである。
の端が基板電位に固定されるために生じる現象であるか
ら、ゲート電極に負電圧を印加しなくてもN形埋込チャ
ネル層の表面にP形層を設け、この電位をP形基板と同
電位にすることによシ同じ現象を実現できる。すなわち
、このようにするとゲート電位Kかかわシなく、バンド
の曲がシは固定されているためゲート電極は不要となる
のである。
第7図はBCCDの電荷転送方向と垂直な方向での概略
断面図である。N形埋込チャネル層22の周囲には信号
電荷を埋込チャネル内に閉込めるためのチャネルストッ
プ領域23が形成される。チャネルストップ領域23は
高濃度のP十領域でP形半導体基板21と同電位になっ
ている。したがって、N形埋込チャネル層22の表面に
P形の不純物領域24を設けるだけで、この電位はチャ
ネルストップ領域23を介してP形半導体基板21と同
電位になる。
断面図である。N形埋込チャネル層22の周囲には信号
電荷を埋込チャネル内に閉込めるためのチャネルストッ
プ領域23が形成される。チャネルストップ領域23は
高濃度のP十領域でP形半導体基板21と同電位になっ
ている。したがって、N形埋込チャネル層22の表面に
P形の不純物領域24を設けるだけで、この電位はチャ
ネルストップ領域23を介してP形半導体基板21と同
電位になる。
次に、本発明に係る実施例を図に従って説明する。第1
図は本発明に係る一実施例を示すCCDの平面図である
。本実施例においては、シリアル転送用CCD間の接続
構造をインターライン転送方式固体撮像素子に適用した
場合について説明する。
図は本発明に係る一実施例を示すCCDの平面図である
。本実施例においては、シリアル転送用CCD間の接続
構造をインターライン転送方式固体撮像素子に適用した
場合について説明する。
図において、第8図と同一部分については同一符号を付
する。12は水平CODチャネル5と水平CODチャネ
ル6とを接続する転送チャネルである。
する。12は水平CODチャネル5と水平CODチャネ
ル6とを接続する転送チャネルである。
次に、第2図は第1図における■−■断面図である。図
において、5m+6mは水子〇CDチャネル5゜6を形
成するn形の埋め込み層、12mは不純物層にあたるp
形の半導体層、12bは埋め込み層5a+6aより不純
物濃度が高く形成されたn十形半導体層、12cは電荷
の転送方向に沿ってポテンシャルの絶対値が高くなるよ
うに形成したn−形半導体層、13はP形のシリコン半
導体基板、14はp形の高濃度半導体層で形成したチャ
ネルストップ領域である。ここで、p形半導体層12m
は図面の垂直方向に存在するチャネルストップ領域(図
示せず)を介して半導体基板13と電気的に接続されて
いる。従って、転送チャネル12は前述した表面チャネ
ルピンニングの状態にあシ、その内部のポテンシャルは
電極7〜9の影響を受けない。
において、5m+6mは水子〇CDチャネル5゜6を形
成するn形の埋め込み層、12mは不純物層にあたるp
形の半導体層、12bは埋め込み層5a+6aより不純
物濃度が高く形成されたn十形半導体層、12cは電荷
の転送方向に沿ってポテンシャルの絶対値が高くなるよ
うに形成したn−形半導体層、13はP形のシリコン半
導体基板、14はp形の高濃度半導体層で形成したチャ
ネルストップ領域である。ここで、p形半導体層12m
は図面の垂直方向に存在するチャネルストップ領域(図
示せず)を介して半導体基板13と電気的に接続されて
いる。従って、転送チャネル12は前述した表面チャネ
ルピンニングの状態にあシ、その内部のポテンシャルは
電極7〜9の影響を受けない。
また、第3図は電荷の振シ分は時に第1図の各端子に印
加するクロックパルスのタイムチャートを示したもので
、同図(a)〜(e)のパルスは各々端子φVL I
Hl + H2に印加される。また第4図は第1図の■
−■断面の各時刻におけるポテンシャルの変化と信号電
荷(図中斜線で表示)の動作とを模式的に示した説明図
である。図において、記号Δv1は半導体層12eによ
って生じるポテンシャルバリアを示し、Δv2は図面垂
直方向に存在する電極8 、10下のポテンシャルと電
極5,7下のポテンシャルとの差を示している。
加するクロックパルスのタイムチャートを示したもので
、同図(a)〜(e)のパルスは各々端子φVL I
Hl + H2に印加される。また第4図は第1図の■
−■断面の各時刻におけるポテンシャルの変化と信号電
荷(図中斜線で表示)の動作とを模式的に示した説明図
である。図において、記号Δv1は半導体層12eによ
って生じるポテンシャルバリアを示し、Δv2は図面垂
直方向に存在する電極8 、10下のポテンシャルと電
極5,7下のポテンシャルとの差を示している。
次に、第3図及び第4図を参照して動作を説明する。時
刻t1において端子φvt、+H1+H2に印加される
クロックパルスは全てrHJレベルとなシ、垂直CCD
チャネル3から水平CODチャネル5の電極7,9下の
ポテンシャルウェルに電荷が転送される。次に、時刻t
zKなると端子φMLは「L」レベルとな夛、他の端子
H1,H2は最低レベルとなる。前述したようにBCC
D内のポテンシャルバリアムは、ピンニングポテンシャ
ルをこえて浅くなることがない。しかし、転送チャネル
12に形成されているn十形半導体層12bによ多形成
されたポテンシャルが水平CODチャネル5.6のピン
ニングポテンシャルよシも深くなっているため、第4図
に示したポテンシャル差ノv3が生じることになる。こ
れによシ、水平CODチャネル5の電極9下にあった信
号電荷は転送チャネル12内のポテンシャルウェル領域
12dに転送される。次に、時刻t3になると再び端子
H1,H2が「H」レベルとなシ、領域12dにあった
電荷は水平CODチャネル6の電極7下のボヂンシャル
ウエルに転送される。そして、時刻t4で端子H1,H
2がrLJレベルとなシミ荷の振シ分けが完了する。こ
の間、水平CCDチャネル5の電極T下のポテンシャル
ウェルに転送されてきた電荷は、端子H1,H2のクロ
ックパルスが全て同位相となるため移動しない。
刻t1において端子φvt、+H1+H2に印加される
クロックパルスは全てrHJレベルとなシ、垂直CCD
チャネル3から水平CODチャネル5の電極7,9下の
ポテンシャルウェルに電荷が転送される。次に、時刻t
zKなると端子φMLは「L」レベルとな夛、他の端子
H1,H2は最低レベルとなる。前述したようにBCC
D内のポテンシャルバリアムは、ピンニングポテンシャ
ルをこえて浅くなることがない。しかし、転送チャネル
12に形成されているn十形半導体層12bによ多形成
されたポテンシャルが水平CODチャネル5.6のピン
ニングポテンシャルよシも深くなっているため、第4図
に示したポテンシャル差ノv3が生じることになる。こ
れによシ、水平CODチャネル5の電極9下にあった信
号電荷は転送チャネル12内のポテンシャルウェル領域
12dに転送される。次に、時刻t3になると再び端子
H1,H2が「H」レベルとなシ、領域12dにあった
電荷は水平CODチャネル6の電極7下のボヂンシャル
ウエルに転送される。そして、時刻t4で端子H1,H
2がrLJレベルとなシミ荷の振シ分けが完了する。こ
の間、水平CCDチャネル5の電極T下のポテンシャル
ウェルに転送されてきた電荷は、端子H1,H2のクロ
ックパルスが全て同位相となるため移動しない。
時刻t4以後は第9図の時刻t−以降と全く同じ動作と
なる。
なる。
このように、転送チャネル12は、p形の半導体層12
&と電荷の転送方向に溢ってポテンシャルの絶対値を高
くするように設けられた半導体層12b 、 12eと
から構成しているため、第8図に示す制御ゲート電極1
1が不用となる。これKよシ、電極の断線等の不良を防
止でき、歩留シが高く高密度のCODを提供することが
できる。
&と電荷の転送方向に溢ってポテンシャルの絶対値を高
くするように設けられた半導体層12b 、 12eと
から構成しているため、第8図に示す制御ゲート電極1
1が不用となる。これKよシ、電極の断線等の不良を防
止でき、歩留シが高く高密度のCODを提供することが
できる。
以上説明のように本発明は、電荷の転送方向に溢ってポ
テンシャルの絶対値が高くなるように形成された転送チ
ャネルと、半導体基板と同一導電形及び同一電位の不純
物層とを備えているため、転送チャネル上の制御ゲート
電極が不用となる。
テンシャルの絶対値が高くなるように形成された転送チ
ャネルと、半導体基板と同一導電形及び同一電位の不純
物層とを備えているため、転送チャネル上の制御ゲート
電極が不用となる。
これによシ、電極の断線等の不良を防止でき歩留りが高
く高密度のCODを提供できるな゛ど顕著な効果を有す
る。
く高密度のCODを提供できるな゛ど顕著な効果を有す
る。
第1図は本発明に係る一実施例を示したCCDの平面図
、第2図は第1図における■−■断面図、第3図は第1
図の各端子に印加するクロックパルスのタイムチャート
、第4図は第1図の■−■断面の動作を示した説明図、
第5図はBCCDのバンドを示した説明図、第6図はそ
の特性図、第7図はBCCDの断面図、第8図は従来の
CCDの平面図、第9図は第8図の各端子に印加するク
ロックパルスのタイムチャート、第10図は第8図のX
−X断面の動作を示した説明図である。 1拳・・−フォトダイオード、2・・・・転送ゲート、
3・・・・垂直CCDチャネル、4・・・・最終電極、
5,6・・−鳴水平CCDチャネル、7〜10・・・・
電極、12・・・・転送チャネルO
、第2図は第1図における■−■断面図、第3図は第1
図の各端子に印加するクロックパルスのタイムチャート
、第4図は第1図の■−■断面の動作を示した説明図、
第5図はBCCDのバンドを示した説明図、第6図はそ
の特性図、第7図はBCCDの断面図、第8図は従来の
CCDの平面図、第9図は第8図の各端子に印加するク
ロックパルスのタイムチャート、第10図は第8図のX
−X断面の動作を示した説明図である。 1拳・・−フォトダイオード、2・・・・転送ゲート、
3・・・・垂直CCDチャネル、4・・・・最終電極、
5,6・・−鳴水平CCDチャネル、7〜10・・・・
電極、12・・・・転送チャネルO
Claims (1)
- 【特許請求の範囲】 第1導電形の半導体基板上に形成された複数の第2導電
形の垂直チャネルと、この垂直チャネルと接続された第
2導電形の第1の水平チャネルとこの第1の水平チャネ
ルに対して一定の距離をおき平行に設けられた第2導電
形の第2の水平チャネルと、前記第1の水平チャネルと
前記第2の水平チャネルとを接続する第2導電形の転送
チャネルとを設け、この転送チャネル上に設けられたゲ
ートにクロックパルスを印加することにより、前記第1
の水平チャネルの電荷を前記第2の水平チャネルに転送
する電荷結合素子において、 前記転送チャネルは電荷の転送方向に沿つてポテンシャ
ルの絶対値が高くなるように形成され、この転送チャネ
ルの上層に前記半導体基板と同一導電形及び同一電位の
不純物層を形成したことを特徴とする電荷結合素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63130878A JPH0779162B2 (ja) | 1988-05-27 | 1988-05-27 | 電荷結合素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63130878A JPH0779162B2 (ja) | 1988-05-27 | 1988-05-27 | 電荷結合素子 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01300561A true JPH01300561A (ja) | 1989-12-05 |
JPH0779162B2 JPH0779162B2 (ja) | 1995-08-23 |
Family
ID=15044805
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63130878A Expired - Lifetime JPH0779162B2 (ja) | 1988-05-27 | 1988-05-27 | 電荷結合素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0779162B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5189498A (en) * | 1989-11-06 | 1993-02-23 | Mitsubishi Denki Kabushiki Kaisha | Charge coupled device |
US5302543A (en) * | 1989-11-06 | 1994-04-12 | Mitsubishi Denki Kabushiki Kaisha | Method of making a charge coupled device |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS639153A (ja) * | 1986-06-30 | 1988-01-14 | Nec Corp | 電荷結合素子装置およびその駆動方法 |
-
1988
- 1988-05-27 JP JP63130878A patent/JPH0779162B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS639153A (ja) * | 1986-06-30 | 1988-01-14 | Nec Corp | 電荷結合素子装置およびその駆動方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5189498A (en) * | 1989-11-06 | 1993-02-23 | Mitsubishi Denki Kabushiki Kaisha | Charge coupled device |
US5302543A (en) * | 1989-11-06 | 1994-04-12 | Mitsubishi Denki Kabushiki Kaisha | Method of making a charge coupled device |
Also Published As
Publication number | Publication date |
---|---|
JPH0779162B2 (ja) | 1995-08-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4760273A (en) | Solid-state image sensor with groove-situated transfer elements | |
US5210433A (en) | Solid-state CCD imaging device with transfer gap voltage controller | |
EP0192142A1 (en) | Charge transfer device | |
US5289022A (en) | CCD shift register having a plurality of storage regions and transfer regions therein | |
US5040038A (en) | Solid-state image sensor | |
JPH10135439A (ja) | 固体撮像装置とその製造方法 | |
US5902995A (en) | CCD image sensor with overflow barrier for discharging excess electrons at high speed | |
US5286987A (en) | Charge transfer device | |
JPH07161970A (ja) | 固体撮像装置 | |
JPH01300561A (ja) | 電荷結合素子 | |
US5313081A (en) | Solid-state imaging device with transport channels between photosensitive elements | |
US5502319A (en) | Solid state image sensor with non-parallel conductors | |
EP0487989B1 (en) | Solid-state imaging device | |
JP2003332358A (ja) | 電荷転送素子及びその製造方法 | |
US6114718A (en) | Solid state image sensor and its fabrication | |
JPS63310172A (ja) | 電荷転送装置 | |
JP3028823B2 (ja) | 電荷結合素子およびこれを用いた固体撮像装置 | |
JPH0272637A (ja) | 電荷結合素子 | |
JP2892547B2 (ja) | 電荷結合素子 | |
KR100229265B1 (ko) | 전하전송장치의 제조방법 | |
JP2940499B2 (ja) | 固体撮像素子 | |
JPH0436469B2 (ja) | ||
JPH03259570A (ja) | 電荷転送素子およびその製造方法 | |
JP2724889B2 (ja) | 電荷転送素子 | |
JPH01241863A (ja) | 固体撮像装置およびその製造方法 |