JPH02148914A

JPH02148914A - Ｐｌｌ周波数シンセサイザ装置

Info

Publication number: JPH02148914A
Application number: JP63299641A
Authority: JP
Inventors: Tadashi Oga; 忠大賀; Junichi Takada; 潤一高田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-11-29
Filing date: 1988-11-29
Publication date: 1990-06-07
Anticipated expiration: 2012-09-24
Also published as: JP2657311B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は移動体通信やその他通信情報機器に用いられる
間欠勤作可能なＰＬＬ周波数シンセサイザ装置に関する
。

（従来の技術）第５図は従来の周波数シンセサイザ装置の構成を示して
いる。第５図において、５１は基準信号発土器、５２は
ＰＬＬ周波数シンセサイザＩＣ，５３は電圧制御発振器
、５４はローパスフィルタ、５５は電源端子、５６は電
圧制御発振器の出力端子である。

次に上記従来例の動作について説明する。第５図におい
て、基準信号発生器５１と電圧制御発振器。

５３からの信号はＰＬＬ周波数シンセサイザＩＣ５２に
より予め定められた比により分周され、それぞれの分周
出力信号の位相が比較される。位相およびその周期が一
致しない場合は、ＰＬＬ周波数シンセサイザＩＣ５２よ
り制御電圧がローパスフィルタ５４を経由して電圧制御
発振器５３に加えられる。

その結果、基準信号発生器５１と電圧制御発振器５３の
それぞれの分周信号の位相と周期の一致するところに電
圧制御発振器の出力信号周波数が制御される。また分周
比を選択することにより希望の周波数の信号を得ること
ができる。なお、ＰＬＬ周波数シンセサイザＩＣには必
要に応じて適当な周波数に信号を分周するためのプリス
ケーラ−ＩＣが前置されることもある。この時電圧制御
発振器５３の信号が必要ない時には電源端子からのｉｔ
ｇを切り必要になる時に投入する繰り返しの動作、つま
り間欠動作を行い装置の消費電流の平均値を低減するこ
とができる。

（発明が解決しようとする課題）しかしながら、上記従来のＰＬＬ周波数シンセサイザ装
置では、電源の立ち上がりに対する動作の開始が各部分
によってまちまちであるにも拘らず全体の電源を一斉に
制御するために、高速の動作に対して安定した動作が得
にくいという問題があった。つまり各部の動作が充分に
起動しないまま他の動作が開始してしまうために、系全
体が不安定な状態に陥り目的とする周波数の信号を得る
までの時間が著しく増加し、その結果休止モードの時間
を短縮し起動に充分な時間をとっていた。

一方、移動体通信において低消費電力をはかるために、
発振回路の起動特性を落としたり、また信号の周波数精
度と純度を向上させるために電源回路に立ち上がり時定
数の大きな安定回路を挿入する必要がある。上記のよう
な理由から、これらの電源は間欠動作時の休止モードの
時にも投入しておく場合があり、消費電力の増加という
問題かあ・った。本発明はこのような従来の問題を解決
するものであり、安定した高速動作による消費電力の低
減ができる優れたＰＬＬ周波数シンセサイザ装置を提供
することを目的とするものである。

（課題を解決するための手段）本発明は上記目的を達成するために、以下に示すように
したものである。

（１）電圧制御発振器とＰＬＬ周波数シンセサイザＩＣ
の電源端子に遅延回路を前置し、基準信号発生器よりも
後で電源を立ち上げるようにする。

（２）電圧制御発振器とＰＬＬ周波数シンセサイザＩＣ
の電源端子にスイッチを前置し、基準信号発生器よりも
後で電源を立ち上げ、かつ基準信号発生器よりも早く電
源を遮断するようにする。

（３）ＰＬＬ周波数シンセサイザＩＣの電源端子に遅延
回路を前置し、電圧制御発振器と基準信号発生器よりも
後で電源を立ち上げるようにする。

（４）ＰＬＬ周波数シンセサイザＩＣの電源端子にスイ
ッチを前置し、電圧制御発振器と基準信号発生器よりも
後で電源を立ち上げ、かつ電圧制御発振器と基準信号発
生器よりも早く電源を遮断するようにする。

（作　用）本発明の上記のような構成により次のような作用を有す
る。

（１）電圧制御発振器とＰＬＬ周波数シンセサイザＩＣ
の電源よりも基準信号発生器の電源を早く立ち上がらせ
ることにより、起動特性の悪い基準信号発生器の動作が
安定した後で電圧制御発振器とＰＬＬ周波数シンセサイ
ザＩＣを起動することができる。

（２）スイッチの制御により、電圧制御発振器とＰＬＬ
周波数シンセサイザＩＣの電源よりも基準信号発生器の
電源を早く立ち上げ、かつ早く遮断することにより、起
動特性の悪い基準信号発生器の動作が安定した後で電圧
制御発振器とＰＬＬ周波数シンセサイザＩＣを起動する
ことができ、また、電源の電圧低下にも動作を持続する
電圧制御発振器とＰＬＬ周波数シンセサイザＩＣの一電
源を基準信号発生器よりも先に遮断することにより安定
な状態のまま休止モードに移行させることができる。

（３）ＰＬＬ周波数シンセサイザＩＣの電源よりも電圧
制御発振器と基準信号発生器の電源を早く立ち上げるこ
とにより、起動特性の悪い電圧制御発振器を基準信号発
生器と共に安定な動作とした後でＰＬＬ周波数シンセサ
イザＩＣを起動することができる。

（４）スイッチの制御により、ＰＬＬ周波数シンセサイ
ザＩＣの電源よりも電圧制御発振器と基準信号発生器の
電源が早く立ち上がり、かつ早く遮断されるため、起動
特性の悪い電圧制御発振器を基準信号発生器と共に安定
な動作とした後でＰＬＬ周波数シンセサイザＩＣを起動
することができ、また、電源の電圧低下にも動作を持続
するＰＬＬ周波数シンセサイザＩＣの電源を電圧制御発
振器の電源よりも先に遮断するために安定な状態のまま
休止モードに移行することができる。

（実施例）第１図は本発明の一実施例の構成を示すものである。第
１図において、１１は準基信号発生器でありＰＬＬ周波
数シンセサイザＩＣ１２に基準信号を送出している。１
３は電圧制御発振器でありＰＬＬ周波数シンセサイザＩ
Ｃ１２からの制御信号をローパスフィルタ１４を経由し
て受けている。１５は遅延回路、１６は電源端子、１７
は電圧制御発振器がらの信号の出力端子である。

次に上記実施例の動作について説明する。上記実施例に
おいて、電源端子１６に電源が投入されると起動特性の
悪い基準信号発生器の電源電圧は直ちに立ち上がるが、
電圧制御発振器１３とＰＬＬ周波数シンセサイザＩＣ！
２に対しては遅延回路１５を経て電源が投入され、基準
信号発生器１１が安定した動作に入った後起動がかかる
ように調整されている。このように上記実施例によれば
電源を全て同時に投入する場合に比べて系全体を早く安
定な状態に移行できるという利点を有する。また、上記
実施例によれば間欠動作を高速に制御することができる
ので装置の消費電流の平均値を低くすることができる。

第２図は本発明の他の実施例の構成を示すものである。

前記第１図において電圧制御発振器１３およびＰＬＬ周
波数シンセサイザＩＣ１２の電源供給回路に挿入された
遅延回路１５はスイッチ２５にがわリスイッチ制御端子
２８に加わる制御信号によって開閉している。この実施
例では起動特性の悪い基準信号発生器１１の動作が安定
した後に電圧制御発振器１３とＰＬＬ周波数シンセサイ
ザＩＣ１２の起動をかけることができることに加えて、
この場合には更に電圧制御発振器１３とＰＬＬ周波数シ
ンセサイザＩＣ１２が電源電圧の低下に対しても動作を
持続するような場合、これらの電源を基準信号発生器１
１の電源よりも早くスイッチ２５で遮断することにより
系全体が安定な状態のまま休止モードに移行することが
できる。

第３図は本発明更に他の実施例の構成を示している。第
３図において、遅延回路１５の経た電源はＰＬＬ周波数
シンセサイザＩＣ１２にのみ接続されているので、起動
特性の悪い基準信号発生器１１に加えて、この場合は更
に電圧制御発振器１３の動作が安定した後にＰＬＬ周波
数シンセサイザＩＣに起動をかけることができる。

第４図は本発明の更に他の実施例の構成を示すものであ
る。第４図は実施例は第３図における遅延回路１５はス
イッチ２５にかわりスイッチ制御端子２８に加わる制御
信号によってスイッチ２５を開閉している。この実施例
では起動特性の悪い基準信号発生器１１と電圧制御発振
器１３の動作が安定した後ＰＬＬ周波数シンセサイザＩ
Ｃ１２の起動をかけることができることに加えて、この
場合は更にＰＬＬ周波数シンセサイザＩＣ１２が電源電
圧の低下に対しても動作を持続するような場合、ＰＬＬ
周波数シンセサイザＩ’Ｃ１２の電源を基準信号発生器
１１と電圧制御発振器１３の電源よりも早くスイッチ２
５により遮断することにより、系全体が安定な状態のま
ま休止モードに移行することができる。

（発明の効果）本発明は上記実施例より明らかなように、ＰＬＬ周波数
シンセサイザ装置の各回路の電源の立ち上がりに対する
起動特性に応じて電源の投入と遮断のタイミングを設定
したものであり、間欠動作を安定して高速に切り替える
という利点を有する。

そして、更に、間欠動作を高速に切り替えることができ
るため休止モードの時間を長くすることができるので、
装置の消費電流の平均値を低くすることができるという
効果を有する。

【図面の簡単な説明】

第１図は本発明の一実施例の概略ブロック図、第２図、
第３図および第４図は本発明の他の実施例の概略図ブロ
ック図、第５図は従来例の概略ブロック図である。１１、５１・・・基準信号発生器、１２．５２・・・Ｐ
ＬＬ周波数シンセサイザ、１３．５３・・・電圧制御発
振器、１４．５４・・・　ローパスフィルタ、１５・・
・遅延回路、１６．５５・・・電源端子、１７．５６・
・・出力端子、２８・・・スイッチ制御端子。第３図第４図第図第２図ＯＳＣ・・・港淳信号光土器ＰＬＬ　ＩＣ・・・ＰＬＬ用遠咲シンセサイヂＩＣＶＣ
Ｏ，、、電を躬Ａ仰莞譲るＬＦＰ・・・ローパスフィルタＤＥＬＡＹ・・・這健回路ＳＷ・・・スイッチ旧・を源堝き７・・シカ鎌３２８　・スイッケ扼Ｉ即堝３第５図ＯＳＣ・・茎謬べさ３を１賂ＰＬＬ　ＩＣ・・・　ＰＬＬ司う疫＆シンセ？グイナ゛
’ＩＣｖｃｏ−ｔ　＊　ｓ・コ＜’６９　ｆ−３；ｋ　
ＢＬＰＦ・・・υ−パスフィルり

Claims

【特許請求の範囲】

（１）電圧制御発振器、基準信号発生器、ＰＬＬ周波数
シンセサイザＩＣにより構成され、上記の全てが間欠勤
作可能なＰＬＬ周波数シンセサイザ装置において、基準
信号発生器の電源の立ち上がりのタイミングが電圧制御
発振器とＰＬＬ周波数シンセサイザＩＣの電源の立ち上
がりのタイミングよりも早いことを特徴とするＰＬＬ周
波数シンセサイザ装置。
（２）基準信号発生器の電源の立ち上がりのタイミング
が電圧制御発振器とＰＬＬ周波数シンセサイザＩＣの電
源の立ち上がりのタイミングよりも早く、かつ基準信号
発生器の電源の立ち下がりが電圧制御発振器とＰＬＬ周
波数シンセサイザの電源の立ち下がりよりも遅いことを
特徴とする請求項（１）記載のＰＬＬ周波数シンセサイ
ザ装置。
（３）電圧制御発振器と基準信号発生器の電源の立ち上
がりのタイミングがＰＬＬ周波数シンセサイザＩＣの電
源の立ち上がりのタイミングよりも早いことを特徴とす
る請求項（１）記載のＰＬＬ周波数シンセサイザ装置。
（４）電圧制御発振器と基準信号発生器の電源の立ち上
がりのタイミングがＰＬＬ周波数シンセサイザＩＣの電
源の立ち上がりのタイミングよりも早く、かつ電圧制御
発振器と基準信号発生器の電源の立ち下がりがＰＬＬ周
波数シンセサイザＩＣの電源の立ち下がりよりも遅いこ
とを特徴とする請求項（１）記載のＰＬＬ周波数シンセ
サイザ装置。